JP2007188935A - Mim capacity element and its manufacturing method - Google Patents

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Takeshi Nanjo
健史 南條
Hideji Tsujino
秀治 辻野
Itaru Otani
到 大谷
Yuichi Yoshinaka
優一 吉仲
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Matsushita Electric Industrial Co Ltd
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Abstract

<P>PROBLEM TO BE SOLVED: To provide an MIM capacity element which can improve withstand voltage of a capacity insulation film, and its manufacturing method. <P>SOLUTION: An interlayer insulation film 2 is formed on a semiconductor substrate 1, a lower metal electrode 3 is formed on the interlayer insulation film 2, and the surface of the lower metal electrode 3 is oxidized. A capacity insulation film 4 is formed on the lower metal electrode 3, the surface of the capacity insulation film 4 is oxidized, and then an upper metal electrode 5 is formed on the capacity insulation film 4. Furthermore, a thin metal oxide film layer 3a is formed on the surface of the lower metal electrode 3 in an interface between the lower metal electrode 3 and the capacity insulation film 4, and a thin oxide film layer 4a is formed on the surface of the capacity insulation film 4 in an interface between the capacity insulation film 4 and the upper metal electrode 5. The metal oxide film layer 3a and the oxide film layer 4a are formed, so as to stabilize the orientation of the interface between the lower metal electrode 3 and the capacity insulation film 4, and between the capacity insulation film 4 and the upper metal electrode 5. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、下部金属電極と、下部金属電極上に形成された容量絶縁膜と、容量絶縁膜上に形成された上部金属電極とを備え、下部金属電極と上部金属電極とが容量絶縁膜を介して対向した構造をもつMIM(Metal Insulator Metal)容量素子およびその製造方法に関する。   The present invention includes a lower metal electrode, a capacitor insulating film formed on the lower metal electrode, and an upper metal electrode formed on the capacitor insulating film, the lower metal electrode and the upper metal electrode having a capacitor insulating film. The present invention relates to a MIM (Metal Insulator Metal) capacitive element having a structure opposed to each other and a manufacturing method thereof.

現在、各種回路が各種用途に利用されており、例えば、電圧の一時保持には容量素子が利用されている。この容量素子にも各種構造が存在するが、薄膜技術を利用した微細な容量素子としてはMIM容量素子がある。これは、下部金属電極と上部金属電極とが容量絶縁膜を介して対向した構造をもつ。下部金属電極と容量絶縁膜と上部金属電極とを薄膜技術で形成することにより、微細な容量素子が形成される。   Currently, various circuits are used for various purposes, and for example, capacitive elements are used for temporarily holding a voltage. There are various structures in this capacitive element, but there is an MIM capacitive element as a fine capacitive element using thin film technology. This has a structure in which a lower metal electrode and an upper metal electrode are opposed to each other through a capacitive insulating film. By forming the lower metal electrode, the capacitive insulating film, and the upper metal electrode by thin film technology, a fine capacitive element is formed.

従来のMIM容量素子の一例を図14から図22を参照して以下に説明する。これらの図はMIM容量素子の製造方法を説明する断面図である。   An example of a conventional MIM capacitor will be described below with reference to FIGS. These drawings are cross-sectional views illustrating a method of manufacturing the MIM capacitor element.

まず、図14に示すように、シリコン基板1の表面に、絶縁物である酸化シリコンからなる1200nm程度の下部の層間絶縁膜2を積層する。   First, as shown in FIG. 14, a lower interlayer insulating film 2 of about 1200 nm made of silicon oxide as an insulator is laminated on the surface of a silicon substrate 1.

次に、下部の層間絶縁膜2上に、スパッタ法を用いて成膜温度200℃程度で20〜70nm程度のTiNと400〜600nm程度のAlCuからなる下部金属電極3を積層する。   Next, a lower metal electrode 3 made of TiN having a thickness of about 20 to 70 nm and AlCu having a thickness of about 400 to 600 nm is laminated on the lower interlayer insulating film 2 by a sputtering method at a film forming temperature of about 200.degree.

次に、図15に示すように、下部金属電極3上に、P−CVD(Plasma Chemical Vapor Deposition)法を用いて、成膜温度400℃程度で50〜100nm程度のSi34 からなる容量絶縁膜4を積層する。 Next, as shown in FIG. 15, on the lower metal electrode 3, a capacitor made of Si 3 N 4 having a film forming temperature of about 400 ° C. and a thickness of about 50 to 100 nm using a P-CVD (Plasma Chemical Vapor Deposition) method. The insulating film 4 is laminated.

次に、図16に示すように、容量絶縁膜4上に、スパッタ法を用いて、成膜温度200℃程度で20〜70nm程度のTiNと100〜200nm程度のAlCuからなる上部金属電極5を積層する。   Next, as shown in FIG. 16, an upper metal electrode 5 made of TiN of about 20 to 70 nm and AlCu of about 100 to 200 nm is formed on the capacitor insulating film 4 at a film forming temperature of about 200 ° C. by using a sputtering method. Laminate.

次に、図17に示すように、下部金属電極3と容量絶縁膜4と上部金属電極5が積層された構造において、BCl3 、Cl2 を主とするガスを用いたドライエッチング法により、上部金属電極5のパターンニングを行う。 Next, as shown in FIG. 17, in the structure in which the lower metal electrode 3, the capacitor insulating film 4 and the upper metal electrode 5 are laminated, the upper metal layer is formed by dry etching using a gas mainly containing BCl 3 and Cl 2. The metal electrode 5 is patterned.

次に、図18に示すように、CF4 を主とするガスを用いたドライエッチング法により、容量絶縁膜4のパターンニングを行う。 Next, as shown in FIG. 18, the capacitive insulating film 4 is patterned by a dry etching method using a gas mainly containing CF 4 .

次に、図19に示すように、BCl3 、Cl2 を主とするガスを用いたドライエッチング法により、下部金属電極3のパターンニングを行う。 Next, as shown in FIG. 19, the lower metal electrode 3 is patterned by a dry etching method using a gas mainly containing BCl 3 and Cl 2 .

次に、図20に示すように、絶縁物である酸化シリコンからなる2000nm程度の上部の層間絶縁膜6を成膜し、その後REB(Resist Etch Back)法やCMP(Chemical Vapor Deposition)法などの平坦化技術により上部の層間絶縁膜6の平坦化を行い、1000nm程度の膜厚に仕上げる。   Next, as shown in FIG. 20, an upper interlayer insulating film 6 of about 2000 nm made of silicon oxide, which is an insulator, is formed, and then a REB (Resist Etch Back) method, a CMP (Chemical Vapor Deposition) method, etc. The upper interlayer insulating film 6 is flattened by a flattening technique and finished to a film thickness of about 1000 nm.

次に、図21に示すように、CHF3 、CF4 を主とするガスを用いたドライエッチング法により、上部の層間絶縁膜6に上部金属電極5、下部金属電極3にコンタクトを形成するためのヴィア(Via)7を形成する。 Next, as shown in FIG. 21, contact is formed on the upper metal electrode 5 and the lower metal electrode 3 in the upper interlayer insulating film 6 by dry etching using a gas mainly containing CHF 3 and CF 4. Via 7 is formed.

次に、図22に示すように、スパッタ法を用いて、成膜温度200℃程度で20〜70nm程度のTiNと400〜600nm程度のAlCuからなる上部配線層を積層し、BCl3 、Cl2 を主とするガスを用いたドライエッチング法により、上部配線8のパターニングを行う。 Next, as shown in FIG. 22, an upper wiring layer made of TiN of about 20 to 70 nm and AlCu of about 400 to 600 nm is laminated at a film forming temperature of about 200 ° C. by sputtering, and BCl 3 , Cl 2. The upper wiring 8 is patterned by a dry etching method using a main gas.

最後に、上部配線8とヴィア7を介して、下部金属電極3と上部金属電極5とを外部の回路(図示せず)に接続する。   Finally, the lower metal electrode 3 and the upper metal electrode 5 are connected to an external circuit (not shown) through the upper wiring 8 and the via 7.

上述のような構造のMIM容量素子は、導電性の下部金属電極3と上部金属電極5とが容量絶縁膜4を介して対向しているので、この構造により電荷を蓄積することができる。   In the MIM capacitive element having the above-described structure, the conductive lower metal electrode 3 and the upper metal electrode 5 are opposed to each other with the capacitive insulating film 4 interposed therebetween, so that charges can be accumulated by this structure.

以上により、下部金属電極3と上部金属電極5とが容量絶縁膜4を介して対向した構造を持つMIM容量素子を形成することができる(例えば、特許文献1参照)。   As described above, an MIM capacitor element having a structure in which the lower metal electrode 3 and the upper metal electrode 5 face each other with the capacitor insulating film 4 interposed therebetween can be formed (see, for example, Patent Document 1).

なお、別の従来技術として、図14の工程の次に、図23に示すように、下部金属電極3の表面を硫酸を含む溶液により洗浄し、次いで下部金属電極3の上に容量絶縁膜4を積層する図15の工程に進む方法もある。この場合、下部金属電極3の表面から有機物や酸化物が除去され、これらが原因となるリーク電流を防止する(例えば、特許文献2参照)。
特開2001−274328号公報 特開2001−210787号公報
As another prior art, after the step of FIG. 14, as shown in FIG. 23, the surface of the lower metal electrode 3 is washed with a solution containing sulfuric acid, and then the capacitive insulating film 4 is formed on the lower metal electrode 3. There is also a method of proceeding to the step of FIG. In this case, organic substances and oxides are removed from the surface of the lower metal electrode 3 to prevent a leak current caused by these (for example, see Patent Document 2).
JP 2001-274328 A JP 2001-210787 A

しかしながら、上記従来の技術では、薄膜の多層膜構造が原因で、下部金属電極3と容量絶縁膜4の界面および容量絶縁膜4と上部金属電極5の界面の各膜の配向が不安定であり、界面での密着性が悪くなるために、局所的な電界強度の分布むらが発生し、信頼性保証範囲を満たす耐圧(絶対最大規格)を満足できなくなるという課題を有していた。   However, in the above conventional technique, the orientation of each film at the interface between the lower metal electrode 3 and the capacitor insulating film 4 and the interface between the capacitor insulating film 4 and the upper metal electrode 5 is unstable due to the thin multilayer film structure. Since the adhesion at the interface deteriorates, local electric field intensity distribution unevenness occurs, and there is a problem that the withstand voltage (absolute maximum standard) satisfying the reliability guarantee range cannot be satisfied.

本発明は、このような事情に鑑みて創作したものであり、MIM容量素子における容量絶縁膜の耐圧を向上させることを目的としている。   The present invention was created in view of such circumstances, and an object thereof is to improve the withstand voltage of the capacitive insulating film in the MIM capacitive element.

本発明によるMIM容量素子は、下部金属電極と、前記下部金属電極上に形成された容量絶縁膜と、前記容量絶縁膜上に形成された上部金属電極とを備え、さらに、前記容量絶縁膜と前記上部金属電極の界面において、前記容量絶縁膜の表面に薄い酸化膜層が形成されているものである。   The MIM capacitor according to the present invention includes a lower metal electrode, a capacitor insulating film formed on the lower metal electrode, and an upper metal electrode formed on the capacitor insulating film, and further comprising the capacitor insulating film, A thin oxide film layer is formed on the surface of the capacitive insulating film at the interface of the upper metal electrode.

上記構造のMIM容量素子に対応する本発明によるMIM容量素子の製造方法は、
半導体基板上に層間絶縁膜を形成する工程と、
前記層間絶縁膜上に下部金属電極を形成する工程と、
前記下部金属電極上に容量絶縁膜を形成する工程と、
前記容量絶縁膜の表面を酸化処理する工程と、
前記容量絶縁膜上に上部金属電極を形成する工程とを含むものである。
The manufacturing method of the MIM capacitor according to the present invention corresponding to the MIM capacitor having the above structure is as follows.
Forming an interlayer insulating film on the semiconductor substrate;
Forming a lower metal electrode on the interlayer insulating film;
Forming a capacitive insulating film on the lower metal electrode;
Oxidizing the surface of the capacitive insulating film;
Forming an upper metal electrode on the capacitive insulating film.

これによれば、MIM容量素子構造において、容量絶縁膜の表面に酸化膜層を設けることにより、上部金属電極に対する容量絶縁膜の配向が安定化し界面での密着性が改善され、局所的な電界強度の分布むらを抑制するので、容量絶縁膜の耐圧を向上させることができる。   According to this, in the MIM capacitive element structure, by providing the oxide film layer on the surface of the capacitive insulating film, the orientation of the capacitive insulating film with respect to the upper metal electrode is stabilized, the adhesion at the interface is improved, and the local electric field is improved. Since uneven distribution of strength is suppressed, the breakdown voltage of the capacitor insulating film can be improved.

また、本発明によるMIM容量素子は、下部金属電極と、前記下部金属電極上に形成された容量絶縁膜と、前記容量絶縁膜上に形成された上部金属電極とを備え、さらに、前記下部金属電極と前記容量絶縁膜の界面において、前記下部金属電極の表面に薄い金属酸化膜層が形成されているものである。   The MIM capacitor according to the present invention includes a lower metal electrode, a capacitor insulating film formed on the lower metal electrode, and an upper metal electrode formed on the capacitor insulating film. A thin metal oxide film layer is formed on the surface of the lower metal electrode at the interface between the electrode and the capacitive insulating film.

上記構造のMIM容量素子に対応する本発明によるMIM容量素子の製造方法は、
半導体基板上に層間絶縁膜を形成する工程と、
前記層間絶縁膜上に下部金属電極を形成する工程と、
前記下部金属電極の表面を酸化処理する工程と、
前記下部金属電極上に容量絶縁膜を形成する工程と、
前記容量絶縁膜上に上部金属電極を形成する工程とを含むものである。
The manufacturing method of the MIM capacitor according to the present invention corresponding to the MIM capacitor having the above structure is as follows.
Forming an interlayer insulating film on the semiconductor substrate;
Forming a lower metal electrode on the interlayer insulating film;
Oxidizing the surface of the lower metal electrode;
Forming a capacitive insulating film on the lower metal electrode;
Forming an upper metal electrode on the capacitive insulating film.

これによれば、MIM容量素子構造において、下部金属電極の表面に金属酸化膜層を設けることにより、容量絶縁膜に対する下部金属電極の配向が安定化し界面での密着性が改善され、局所的な電界強度の分布むらを抑制するので、容量絶縁膜の耐圧を向上させることができる。   According to this, in the MIM capacitor structure, by providing the metal oxide film layer on the surface of the lower metal electrode, the orientation of the lower metal electrode with respect to the capacitor insulating film is stabilized, and the adhesion at the interface is improved. Since uneven distribution of the electric field strength is suppressed, the breakdown voltage of the capacitor insulating film can be improved.

また、本発明によるMIM容量素子は、下部金属電極と、前記下部金属電極上に形成された容量絶縁膜と、前記容量絶縁膜上に形成された上部金属電極とを備え、さらに、前記下部金属電極と前記容量絶縁膜の界面において、前記下部金属電極の表面に薄い金属酸化膜層が形成されているとともに、前記容量絶縁膜と前記上部金属電極の界面において、前記容量絶縁膜の表面に薄い酸化膜層が形成されているものである。   The MIM capacitor according to the present invention includes a lower metal electrode, a capacitor insulating film formed on the lower metal electrode, and an upper metal electrode formed on the capacitor insulating film. A thin metal oxide film layer is formed on the surface of the lower metal electrode at the interface between the electrode and the capacitive insulating film, and is thin on the surface of the capacitive insulating film at the interface between the capacitive insulating film and the upper metal electrode. An oxide film layer is formed.

上記構造のMIM容量素子に対応する本発明によるMIM容量素子の製造方法は、
半導体基板上に層間絶縁膜を形成する工程と、
前記層間絶縁膜上に下部金属電極を形成する工程と、
前記下部金属電極の表面を酸化処理する工程と、
前記下部金属電極上に容量絶縁膜を形成する工程と、
前記容量絶縁膜の表面を酸化処理する工程と、
前記容量絶縁膜上に上部金属電極を形成する工程とを含むものである。
The manufacturing method of the MIM capacitor according to the present invention corresponding to the MIM capacitor having the above structure is as follows.
Forming an interlayer insulating film on the semiconductor substrate;
Forming a lower metal electrode on the interlayer insulating film;
Oxidizing the surface of the lower metal electrode;
Forming a capacitive insulating film on the lower metal electrode;
Oxidizing the surface of the capacitive insulating film;
Forming an upper metal electrode on the capacitive insulating film.

これによれば、MIM容量素子構造において、下部金属電極の表面に金属酸化膜層を設けるとともに容量絶縁膜の表面に酸化膜層を設けることにより、容量絶縁膜に対する下部金属電極の配向および上部金属電極に対する容量絶縁膜の配向が安定化しそれぞれの界面での密着性が改善され、局所的な電界強度の分布むらを抑制するので、容量絶縁膜の耐圧を向上させることができる。   According to this, in the MIM capacitor structure, by providing a metal oxide film layer on the surface of the lower metal electrode and an oxide film layer on the surface of the capacitor insulating film, the orientation of the lower metal electrode with respect to the capacitor insulating film and the upper metal The orientation of the capacitor insulating film with respect to the electrode is stabilized, the adhesion at each interface is improved, and the uneven distribution of the local electric field strength is suppressed, so that the withstand voltage of the capacitor insulating film can be improved.

上記において、前記容量絶縁膜または前記下部金属電極に対する酸化処理としては、酸素プラズマ処理を用いるのでもよいし、低加速エネルギーの酸素注入を用いるのでもよいし、酸素雰囲気中の急速熱酸化を用いるのでもよい。   In the above, as the oxidation treatment for the capacitor insulating film or the lower metal electrode, oxygen plasma treatment may be used, oxygen implantation with low acceleration energy may be used, or rapid thermal oxidation in an oxygen atmosphere is used. It's okay.

本発明によれば、下部金属電極と上部金属電極との間に容量絶縁膜が介在されたMIM容量素子において、容量絶縁膜の表面に酸化膜層を設けることにより、または下部金属電極の表面に金属酸化膜層を設けることにより、界面の各膜の配向を安定化して界面での密着性を改善し、局所的な電界強度の分布むらを抑制するので、容量絶縁膜の耐圧を向上させることができる。   According to the present invention, in an MIM capacitive element in which a capacitive insulating film is interposed between a lower metal electrode and an upper metal electrode, an oxide film layer is provided on the surface of the capacitive insulating film, or on the surface of the lower metal electrode. Providing a metal oxide film layer stabilizes the orientation of each film at the interface, improves adhesion at the interface, and suppresses uneven distribution of local electric field strength, thereby improving the breakdown voltage of the capacitive insulating film Can do.

以下、本発明にかかわるMIM容量素子およびその製造方法の実施の形態を図面に基づいて詳細に説明する。   Embodiments of an MIM capacitor element and a method for manufacturing the same according to the present invention will be described below in detail with reference to the drawings.

(実施の形態1)
図1(a)は本発明の実施の形態1におけるMIM容量素子の構造を示す断面図、図1(b)は図1(a)において二点鎖線の楕円で囲んだ部分の拡大図である。図1において、1はシリコン基板、2は下部の層間絶縁膜、3は下部金属電極、4は容量絶縁膜、5は上部金属電極、6は上部の層間絶縁膜、7はヴィア(Via)である。シリコン基板1の上に下部の層間絶縁膜2が形成され、下部の層間絶縁膜2の上に下部金属電極3が形成されている。下部金属電極3の上に容量絶縁膜4が形成され、容量絶縁膜4の上に上部金属電極5が形成されている。そして、下部金属電極3、容量絶縁膜4および上部金属電極5を覆う状態で下部の層間絶縁膜2の上に上部の層間絶縁膜6が形成され、この上部の層間絶縁膜6の表面が平坦化されている。上部の層間絶縁膜6の表面から下部金属電極3および上部金属電極5に向けて形成されたコンタクトホールにヴィア7が充填され、ヴィア7に電気的に接続される状態で上部の層間絶縁膜6の上に上部配線8が形成されている。
(Embodiment 1)
FIG. 1A is a cross-sectional view showing the structure of the MIM capacitive element according to Embodiment 1 of the present invention, and FIG. 1B is an enlarged view of a portion surrounded by an ellipse of a two-dot chain line in FIG. . In FIG. 1, 1 is a silicon substrate, 2 is a lower interlayer insulating film, 3 is a lower metal electrode, 4 is a capacitive insulating film, 5 is an upper metal electrode, 6 is an upper interlayer insulating film, and 7 is a via. is there. A lower interlayer insulating film 2 is formed on the silicon substrate 1, and a lower metal electrode 3 is formed on the lower interlayer insulating film 2. A capacitive insulating film 4 is formed on the lower metal electrode 3, and an upper metal electrode 5 is formed on the capacitive insulating film 4. Then, an upper interlayer insulating film 6 is formed on the lower interlayer insulating film 2 so as to cover the lower metal electrode 3, the capacitor insulating film 4, and the upper metal electrode 5, and the surface of the upper interlayer insulating film 6 is flat. It has become. Vias 7 are filled in contact holes formed from the surface of the upper interlayer insulating film 6 toward the lower metal electrode 3 and the upper metal electrode 5, and the upper interlayer insulating film 6 is electrically connected to the vias 7. The upper wiring 8 is formed on the top.

上記構成のMIM容量素子において、下部金属電極3と上部金属電極5とが容量絶縁膜4を介して対向している。図1(b)に示すように、下部金属電極3と容量絶縁膜4との界面において、下部金属電極3の表面に薄い金属酸化膜層3aが形成され、かつ容量絶縁膜4と上部金属電極5との界面において、容量絶縁膜4の表面に薄い酸化膜層4aが形成されている。   In the MIM capacitive element having the above configuration, the lower metal electrode 3 and the upper metal electrode 5 are opposed to each other with the capacitive insulating film 4 interposed therebetween. As shown in FIG. 1B, a thin metal oxide film layer 3a is formed on the surface of the lower metal electrode 3 at the interface between the lower metal electrode 3 and the capacitor insulating film 4, and the capacitor insulating film 4 and the upper metal electrode. A thin oxide film layer 4 a is formed on the surface of the capacitor insulating film 4 at the interface with the capacitor 5.

次に、上記構成のMIM容量素子の製造方法について説明する。   Next, a method for manufacturing the MIM capacitor having the above configuration will be described.

まず、図2(a)に示すように、シリコン基板1の表面に、絶縁物である酸化シリコンからなる下部の層間絶縁膜2を積層する。次に、下部の層間絶縁膜2上に、スパッタ法を用いてTiNとAlCuからなる下部金属電極3を積層する。   First, as shown in FIG. 2A, a lower interlayer insulating film 2 made of silicon oxide as an insulator is laminated on the surface of a silicon substrate 1. Next, a lower metal electrode 3 made of TiN and AlCu is laminated on the lower interlayer insulating film 2 by sputtering.

次に、図2(b)に示すように、下部金属電極3に表面酸化処理を行い、表面に薄い金属酸化膜層3aを形成する。   Next, as shown in FIG. 2B, surface oxidation is performed on the lower metal electrode 3 to form a thin metal oxide film layer 3a on the surface.

次いで、図3(a)に示すように、P−CVD法を用いて下部金属電極3の上にSi3 4 からなる容量絶縁膜4を積層する。 Then, as shown in FIG. 3 (a), stacking the capacitor insulating film 4 composed of Si 3 N 4 on the lower metal electrode 3 by using a P-CVD method.

次いで、図3(b)に示すように、容量絶縁膜4に表面酸化処理を行い、表面に薄い酸化膜層4aを形成する。   Next, as shown in FIG. 3B, a surface oxidation treatment is performed on the capacitor insulating film 4 to form a thin oxide film layer 4a on the surface.

上記の表面酸化処理については、酸素プラズマ処理でもよいし、低加速エネルギーの酸素注入でもよいし、酸素雰囲気中の急速熱酸化でもよい。より具体的には、1000Wで20〜100s程度のO2 プラズマ処理や、5〜20keVの低エネルギーによるO2 注入や、800〜1000℃で60s程度のRTO(Rapid Thermal Oxidation:急速熱酸化)などがある。 The surface oxidation treatment may be oxygen plasma treatment, low acceleration energy oxygen implantation, or rapid thermal oxidation in an oxygen atmosphere. More specifically, O 2 plasma treatment at 1000 W for about 20 to 100 s, O 2 implantation with low energy of 5 to 20 keV, RTO (Rapid Thermal Oxidation) for about 60 s at 800 to 1000 ° C., etc. There is.

次に、図4に示すように、スパッタ法を用いて容量絶縁膜4上にTiNとAlCuからなる上部金属電極5を積層する。   Next, as shown in FIG. 4, an upper metal electrode 5 made of TiN and AlCu is laminated on the capacitive insulating film 4 by sputtering.

次に、図5に示すように、下部金属電極3と容量絶縁膜4と上部金属電極5が積層された構造に対して、ドライエッチング法により上部金属電極5のパターンニングを行う。   Next, as shown in FIG. 5, the upper metal electrode 5 is patterned by a dry etching method on the structure in which the lower metal electrode 3, the capacitor insulating film 4, and the upper metal electrode 5 are laminated.

次に、図6に示すように、ドライエッチング法により容量絶縁膜4のパターンニングを行う。   Next, as shown in FIG. 6, the capacitive insulating film 4 is patterned by a dry etching method.

次に、図7に示すように、ドライエッチング法により下部金属電極3のパターンニングを行う。   Next, as shown in FIG. 7, the lower metal electrode 3 is patterned by a dry etching method.

次に、図8に示すように、絶縁物である酸化シリコンからなる上部の層間絶縁膜6を成膜し、REB法やCMP法などの平坦化技術により上部の層間絶縁膜6の平坦化を行う。   Next, as shown in FIG. 8, an upper interlayer insulating film 6 made of silicon oxide, which is an insulator, is formed, and the upper interlayer insulating film 6 is flattened by a flattening technique such as REB or CMP. Do.

次に、図9に示すように、ドライエッチング法により上部の層間絶縁膜6に、上部金属電極5、下部金属電極3にコンタクトを形成するためのヴィア7を形成する。   Next, as shown in FIG. 9, vias 7 for forming contacts on the upper metal electrode 5 and the lower metal electrode 3 are formed in the upper interlayer insulating film 6 by dry etching.

次に、図10に示すように、スパッタ法を用いて、TiNとAlCuからなる上部配線層8′を積層し、その後、ドライエッチング法により、上部配線8のパターニングを行う(図1参照)。   Next, as shown in FIG. 10, an upper wiring layer 8 'made of TiN and AlCu is stacked by sputtering, and then the upper wiring 8 is patterned by dry etching (see FIG. 1).

最後に、上部配線8とヴィア7を介して、下部金属電極3と上部金属電極5とを外部の回路(図示せず)に接続する。   Finally, the lower metal electrode 3 and the upper metal electrode 5 are connected to an external circuit (not shown) through the upper wiring 8 and the via 7.

以上のようにして、図1に示すMIM容量素子が完成する。   As described above, the MIM capacitor shown in FIG. 1 is completed.

本実施の形態によれば、下部金属電極3の表面に金属酸化膜層3aを設けるとともに容量絶縁膜4の表面に酸化膜層4aを設けることにより、容量絶縁膜4に対する下部金属電極3の配向および上部金属電極5に対する容量絶縁膜4の配向が安定化しそれぞれの界面での密着性が改善され、局所的な電界強度の分布むらを抑制するので、容量絶縁膜4の耐圧を向上させることができる。   According to the present embodiment, the metal oxide film layer 3 a is provided on the surface of the lower metal electrode 3 and the oxide film layer 4 a is provided on the surface of the capacitor insulating film 4, thereby aligning the lower metal electrode 3 with respect to the capacitor insulating film 4. Further, the orientation of the capacitor insulating film 4 with respect to the upper metal electrode 5 is stabilized, the adhesion at each interface is improved, and the uneven distribution of the local electric field strength is suppressed, so that the breakdown voltage of the capacitor insulating film 4 can be improved. it can.

図11は、本実施の形態におけるMIM容量素子の容量絶縁膜4の耐圧を従来技術と比較して示す特性図である。横軸は破壊電圧を示し、縦軸は破壊確率を示している。この特性はO2 プラズマ処理の場合である。本実施の形態によれば、容量絶縁膜の耐圧を従来例と比較して6%以上向上させることができる。低エネルギーによるO2 注入やRTO(急速熱酸化)の場合も同様となる。 FIG. 11 is a characteristic diagram showing the withstand voltage of the capacitive insulating film 4 of the MIM capacitive element in the present embodiment in comparison with the prior art. The horizontal axis indicates the breakdown voltage, and the vertical axis indicates the breakdown probability. This characteristic is the case of O 2 plasma treatment. According to this embodiment, the withstand voltage of the capacitive insulating film can be improved by 6% or more compared to the conventional example. The same applies to the case of O 2 injection or RTO (rapid thermal oxidation) with low energy.

(実施の形態2)
上記の実施の形態1の変形の態様として、金属酸化膜層3aの形成を省略する製造方法もある。これが本発明の実施の形態2である。図12(a)は本発明の実施の形態2におけるMIM容量素子の構造を示す断面図、図12(b)は図12(a)において二点鎖線の楕円で囲んだ部分の拡大図である。
(Embodiment 2)
As a modification of the first embodiment, there is a manufacturing method in which the formation of the metal oxide film layer 3a is omitted. This is the second embodiment of the present invention. 12A is a cross-sectional view showing the structure of the MIM capacitor element according to the second embodiment of the present invention, and FIG. 12B is an enlarged view of a portion surrounded by an ellipse of a two-dot chain line in FIG. .

本実施の形態においては、図2(a)に示すように、下部の層間絶縁膜2上に、スパッタ法を用いてTiNとAlCuからなる下部金属電極3を積層する。次いで、図2(b)の下部金属電極3への表面酸化処理の工程は省略して、図3(a)に示すように、P−CVD法を用いて下部金属電極3の上にSi3 4 からなる容量絶縁膜4を積層し、次いで、図3(b)に示すように、容量絶縁膜4に表面酸化処理を行い、表面に薄い酸化膜層4aを形成するものである。その他の工程については、上記の実施の形態1と同様であるので説明を省略する。 In the present embodiment, as shown in FIG. 2A, a lower metal electrode 3 made of TiN and AlCu is laminated on the lower interlayer insulating film 2 by sputtering. Next, the step of surface oxidation treatment for the lower metal electrode 3 in FIG. 2B is omitted, and as shown in FIG. 3A, Si 3 is formed on the lower metal electrode 3 using the P-CVD method. The capacitor insulating film 4 made of N 4 is laminated, and then, as shown in FIG. 3B, the capacitor insulating film 4 is subjected to surface oxidation treatment to form a thin oxide film layer 4a on the surface. The other steps are the same as those in the first embodiment, and the description thereof is omitted.

本実施の形態のMIM容量素子の断面構造は、図12のようになり、下部金属電極3と上部金属電極5とが容量絶縁膜4を介して対向しており、容量絶縁膜4と上部金属電極5との界面において、容量絶縁膜4の表面に薄い酸化膜層4aを有しているが、下部金属電極3と容量絶縁膜4との界面においては、図1のような下部金属電極3の表面の薄い金属酸化膜層3aはない。   The cross-sectional structure of the MIM capacitor element according to the present embodiment is as shown in FIG. 12, where the lower metal electrode 3 and the upper metal electrode 5 are opposed to each other with the capacitor insulating film 4 interposed therebetween. Although the thin oxide film layer 4a is provided on the surface of the capacitive insulating film 4 at the interface with the electrode 5, the lower metal electrode 3 as shown in FIG. 1 is formed at the interface between the lower metal electrode 3 and the capacitive insulating film 4. There is no thin metal oxide film layer 3a on the surface.

本実施の形態によれば、容量絶縁膜4の表面に酸化膜層4aを設けることにより、上部金属電極5に対する容量絶縁膜4の配向が安定化し界面での密着性が改善され、局所的な電界強度の分布むらを抑制するので、容量絶縁膜4の耐圧を向上させることができる。   According to the present embodiment, by providing the oxide film layer 4 a on the surface of the capacitive insulating film 4, the orientation of the capacitive insulating film 4 with respect to the upper metal electrode 5 is stabilized and the adhesion at the interface is improved. Since the uneven distribution of the electric field strength is suppressed, the breakdown voltage of the capacitive insulating film 4 can be improved.

(実施の形態3)
上記の実施の形態の変形の態様として、酸化膜層4aの形成を省略する製造方法もある。これが本発明の実施の形態3である。図13(a)は本発明の実施の形態3におけるMIM容量素子の構造を示す断面図、図13(b)は図13(a)において二点鎖線の楕円で囲んだ部分の拡大図である。
(Embodiment 3)
As a modification of the above embodiment, there is a manufacturing method in which the formation of the oxide film layer 4a is omitted. This is the third embodiment of the present invention. FIG. 13A is a cross-sectional view showing the structure of the MIM capacitive element according to Embodiment 3 of the present invention, and FIG. 13B is an enlarged view of a portion surrounded by an ellipse of a two-dot chain line in FIG. .

本実施の形態においては、図2(a)に示すように、下部の層間絶縁膜2上に、スパッタ法を用いてTiNとAlCuからなる下部金属電極3を積層する。次いで、図2(b)に示すように、下部金属電極3に表面酸化処理を行い、表面に金属酸化膜層3aを形成し、その後、図3(a)に示すように、P−CVD法を用いて下部金属電極3の上にSi3 4 からなる容量絶縁膜4を積層し、次いで、図3(b)の容量絶縁膜4への表面酸化処理の工程は省略して、図4の上部金属電極5の形成へと進む。 In the present embodiment, as shown in FIG. 2A, a lower metal electrode 3 made of TiN and AlCu is stacked on the lower interlayer insulating film 2 by sputtering. Next, as shown in FIG. 2B, surface oxidation treatment is performed on the lower metal electrode 3 to form a metal oxide film layer 3a on the surface, and then, as shown in FIG. 4 is used to stack the capacitor insulating film 4 made of Si 3 N 4 on the lower metal electrode 3, and then the surface oxidation treatment step for the capacitor insulating film 4 in FIG. The process proceeds to the formation of the upper metal electrode 5.

本実施の形態のMIM容量素子の断面構造は、図13のようになり、下部金属電極3と上部金属電極5とが容量絶縁膜4を介して対向しており、下部金属電極3と容量絶縁膜4との界面において、下部金属電極3の表面に薄い金属酸化膜層3aを有しているが、容量絶縁膜4と上部金属電極5との界面においては、図1のような容量絶縁膜4の表面の薄い酸化膜層4aはない。   The cross-sectional structure of the MIM capacitor element according to the present embodiment is as shown in FIG. 13, in which the lower metal electrode 3 and the upper metal electrode 5 are opposed to each other with the capacitive insulating film 4 therebetween, and the lower metal electrode 3 and the capacitive insulating film are insulated. A thin metal oxide film layer 3 a is provided on the surface of the lower metal electrode 3 at the interface with the film 4. However, at the interface between the capacitive insulating film 4 and the upper metal electrode 5, a capacitive insulating film as shown in FIG. There is no thin oxide film layer 4a on the surface of 4.

本実施の形態によれば、下部金属電極3の表面に金属酸化膜層3aを設けることにより、容量絶縁膜4に対する下部金属電極3の配向が安定化し界面での密着性が改善され、局所的な電界強度の分布むらを抑制するので、容量絶縁膜4の耐圧を向上させることができる。   According to the present embodiment, by providing the metal oxide film layer 3 a on the surface of the lower metal electrode 3, the orientation of the lower metal electrode 3 with respect to the capacitive insulating film 4 is stabilized, and the adhesion at the interface is improved. Since the uneven distribution of electric field strength is suppressed, the withstand voltage of the capacitive insulating film 4 can be improved.

上記の3つの実施の形態のなかでは、耐圧向上において、実施の形態1が最もすぐれている。実施の形態2と実施の形態3とでは、実施の形態2のほうがすぐれている。下部金属電極表面よりも容量絶縁膜表面のほうが雰囲気に曝される時間が長く、より配向不良を招きやすい。したがって、容量絶縁膜表面に酸化膜層を形成して雰囲気曝露の影響をなくすほうがより効果的である。   Of the above three embodiments, the first embodiment is the best in improving the breakdown voltage. The second embodiment is superior to the second embodiment in the second embodiment. The surface of the capacitive insulating film is exposed to the atmosphere for a longer time than the surface of the lower metal electrode, and orientation failure is more likely to occur. Therefore, it is more effective to form an oxide film layer on the surface of the capacitor insulating film to eliminate the influence of atmospheric exposure.

本発明の技術は、MIM容量素子を有する半導体装置等に有用である。   The technique of the present invention is useful for a semiconductor device having an MIM capacitor element.

本発明の実施の形態1におけるMIM容量素子の構造を示す断面図Sectional drawing which shows the structure of the MIM capacitive element in Embodiment 1 of this invention 本発明の実施の形態1のMIM容量素子の製造方法における下部金属電極の成膜を説明する断面図と、下部金属電極の表面酸化処理を説明する断面図Sectional drawing explaining the film-forming of the lower metal electrode in the manufacturing method of the MIM capacitive element of Embodiment 1 of this invention, and sectional drawing explaining the surface oxidation process of a lower metal electrode 本発明の実施の形態1のMIM容量素子の製造方法における容量絶縁膜の成膜を説明する断面図と、容量絶縁膜の表面酸化処理を説明する断面図Sectional drawing explaining the film-forming of the capacitive insulating film in the manufacturing method of the MIM capacitive element of Embodiment 1 of this invention, and sectional drawing explaining the surface oxidation process of a capacitive insulating film 本発明の実施の形態1のMIM容量素子の製造方法における上部金属電極の成膜を説明する断面図Sectional drawing explaining film-forming of the upper metal electrode in the manufacturing method of the MIM capacitive element of Embodiment 1 of this invention 本発明の実施の形態1のMIM容量素子の製造方法における上部金属電極のパターニングを説明する断面図Sectional drawing explaining the patterning of the upper metal electrode in the manufacturing method of the MIM capacitive element of Embodiment 1 of this invention 本発明の実施の形態1のMIM容量素子の製造方法における容量絶縁膜のパターニングを説明する断面図Sectional drawing explaining the patterning of the capacitive insulating film in the manufacturing method of the MIM capacitive element of Embodiment 1 of this invention 本発明の実施の形態1のMIM容量素子の製造方法における下部金属電極のパターニングを説明する断面図Sectional drawing explaining the patterning of the lower metal electrode in the manufacturing method of the MIM capacitive element of Embodiment 1 of this invention 本発明の実施の形態1のMIM容量素子の製造方法における上部の層間絶縁膜の堆積と平坦化を説明する断面図Sectional drawing explaining the deposition and planarization of the upper interlayer insulation film in the manufacturing method of the MIM capacitive element of Embodiment 1 of this invention 本発明の実施の形態1のMIM容量素子の製造方法におけるヴィア形成を説明する断面図Sectional drawing explaining via formation in the manufacturing method of the MIM capacitive element of Embodiment 1 of this invention 本発明の実施の形態1のMIM容量素子の製造方法における上部配線層の積層を説明する断面図Sectional drawing explaining lamination | stacking of the upper wiring layer in the manufacturing method of the MIM capacitive element of Embodiment 1 of this invention 本発明の実施の形態1におけるMIM容量素子の製造方法の場合の容量絶縁膜の耐圧特性を従来技術との比較において示す特性図The characteristic view which shows the pressure | voltage resistant characteristic of the capacity | capacitance insulating film in the case of the manufacturing method of the MIM capacitive element in Embodiment 1 of this invention in comparison with a prior art 本発明の実施の形態2におけるMIM容量素子の構造を示す断面図Sectional drawing which shows the structure of the MIM capacitive element in Embodiment 2 of this invention 本発明の実施の形態3におけるMIM容量素子の構造を示す断面図Sectional drawing which shows the structure of the MIM capacitive element in Embodiment 3 of this invention 従来の技術のMIM容量素子の製造方法における下部金属電極の成膜を説明する断面図Sectional drawing explaining the film-forming of the lower metal electrode in the manufacturing method of the MIM capacitive element of a prior art 従来の技術のMIM容量素子の製造方法における容量絶縁膜の成膜を説明する断面図Sectional drawing explaining film-forming of the capacity | capacitance insulating film in the manufacturing method of the MIM capacity element of a prior art 従来の技術のMIM容量素子の製造方法における上部金属電極の成膜を説明する断面図Sectional drawing explaining the film-forming of the upper metal electrode in the manufacturing method of the MIM capacitive element of a prior art 従来の技術のMIM容量素子の製造方法における上部金属電極のパターニングを説明する断面図Sectional drawing explaining the patterning of the upper metal electrode in the manufacturing method of the MIM capacitive element of a prior art 従来の技術のMIM容量素子の製造方法における容量絶縁膜のパターニングを説明する断面図Sectional drawing explaining the patterning of the capacity | capacitance insulating film in the manufacturing method of the MIM capacity | capacitance element of a prior art 従来の技術のMIM容量素子の製造方法における下部金属電極のパターニングを説明する断面図Sectional drawing explaining the patterning of the lower metal electrode in the manufacturing method of the MIM capacitive element of a prior art 従来の技術のMIM容量素子の製造方法における上部の層間絶縁膜の堆積と平坦化を説明する断面図Sectional drawing explaining deposition and planarization of the upper interlayer insulation film in the manufacturing method of the conventional MIM capacitor element 従来の技術のMIM容量素子の製造方法におけるヴィア形成を説明する断面図Sectional drawing explaining via formation in the manufacturing method of the conventional MIM capacitor | condenser element 従来の技術のMIM容量素子の製造方法における上部配線層の積層と上部配線のパターンニングを説明する断面図Sectional drawing explaining lamination | stacking of the upper wiring layer and patterning of upper wiring in the manufacturing method of the MIM capacitive element of a prior art 他の従来の技術のMIM容量素子の製造方法における下部金属電極の表面ウェット処理を説明する断面図Sectional drawing explaining the surface wet process of the lower metal electrode in the manufacturing method of the other conventional MIM capacitor | condenser element

符号の説明Explanation of symbols

1 シリコン基板
2 下部の層間絶縁膜
3 下部金属電極
4 容量絶縁膜
5 上部金属電極
6 上部の層間絶縁膜
7 ヴィア(Via:Wプラグ)
8 上部配線
8′上部配線層
DESCRIPTION OF SYMBOLS 1 Silicon substrate 2 Lower interlayer insulation film 3 Lower metal electrode 4 Capacitance insulation film 5 Upper metal electrode 6 Upper interlayer insulation film 7 Via (Via: W plug)
8 Upper wiring 8 'Upper wiring layer

Claims (9)

下部金属電極と、
前記下部金属電極上に形成された容量絶縁膜と、
前記容量絶縁膜上に形成された上部金属電極とを備え、
さらに、前記容量絶縁膜と前記上部金属電極の界面において、前記容量絶縁膜の表面に薄い酸化膜層が形成されているMIM容量素子。
A lower metal electrode;
A capacitive insulating film formed on the lower metal electrode;
An upper metal electrode formed on the capacitive insulating film,
Furthermore, a MIM capacitor element in which a thin oxide film layer is formed on the surface of the capacitor insulating film at the interface between the capacitor insulating film and the upper metal electrode.
下部金属電極と、
前記下部金属電極上に形成された容量絶縁膜と、
前記容量絶縁膜上に形成された上部金属電極とを備え、
さらに、前記下部金属電極と前記容量絶縁膜の界面において、前記下部金属電極の表面に薄い金属酸化膜層が形成されているMIM容量素子。
A lower metal electrode;
A capacitive insulating film formed on the lower metal electrode;
An upper metal electrode formed on the capacitive insulating film,
Furthermore, a MIM capacitor element in which a thin metal oxide film layer is formed on the surface of the lower metal electrode at the interface between the lower metal electrode and the capacitor insulating film.
下部金属電極と、
前記下部金属電極上に形成された容量絶縁膜と、
前記容量絶縁膜上に形成された上部金属電極とを備え、
さらに、前記下部金属電極と前記容量絶縁膜の界面において、前記下部金属電極の表面に薄い金属酸化膜層が形成されているとともに、前記容量絶縁膜と前記上部金属電極の界面において、前記容量絶縁膜の表面に薄い酸化膜層が形成されているMIM容量素子。
A lower metal electrode;
A capacitive insulating film formed on the lower metal electrode;
An upper metal electrode formed on the capacitive insulating film,
Further, a thin metal oxide film layer is formed on the surface of the lower metal electrode at the interface between the lower metal electrode and the capacitive insulating film, and the capacitive insulation is formed at the interface between the capacitive insulating film and the upper metal electrode. An MIM capacitor element in which a thin oxide film layer is formed on the surface of the film.
半導体基板上に層間絶縁膜を形成する工程と、
前記層間絶縁膜上に下部金属電極を形成する工程と、
前記下部金属電極上に容量絶縁膜を形成する工程と、
前記容量絶縁膜の表面を酸化処理する工程と、
前記容量絶縁膜上に上部金属電極を形成する工程とを含むMIM容量素子の製造方法。
Forming an interlayer insulating film on the semiconductor substrate;
Forming a lower metal electrode on the interlayer insulating film;
Forming a capacitive insulating film on the lower metal electrode;
Oxidizing the surface of the capacitive insulating film;
Forming an upper metal electrode on the capacitive insulating film.
半導体基板上に層間絶縁膜を形成する工程と、
前記層間絶縁膜上に下部金属電極を形成する工程と、
前記下部金属電極の表面を酸化処理する工程と、
前記下部金属電極上に容量絶縁膜を形成する工程と、
前記容量絶縁膜上に上部金属電極を形成する工程とを含むMIM容量素子の製造方法。
Forming an interlayer insulating film on the semiconductor substrate;
Forming a lower metal electrode on the interlayer insulating film;
Oxidizing the surface of the lower metal electrode;
Forming a capacitive insulating film on the lower metal electrode;
Forming an upper metal electrode on the capacitive insulating film.
半導体基板上に層間絶縁膜を形成する工程と、
前記層間絶縁膜上に下部金属電極を形成する工程と、
前記下部金属電極の表面を酸化処理する工程と、
前記下部金属電極上に容量絶縁膜を形成する工程と、
前記容量絶縁膜の表面を酸化処理する工程と、
前記容量絶縁膜上に上部金属電極を形成する工程とを含むMIM容量素子の製造方法。
Forming an interlayer insulating film on the semiconductor substrate;
Forming a lower metal electrode on the interlayer insulating film;
Oxidizing the surface of the lower metal electrode;
Forming a capacitive insulating film on the lower metal electrode;
Oxidizing the surface of the capacitive insulating film;
Forming an upper metal electrode on the capacitive insulating film.
前記酸化処理として酸素プラズマ処理を用いる請求項4から請求項6までのいずれかに記載のMIM容量素子の製造方法。   The method for manufacturing an MIM capacitor element according to claim 4, wherein oxygen plasma treatment is used as the oxidation treatment. 前記酸化処理として低加速エネルギーの酸素注入を用いる請求項4から請求項6までのいずれかに記載のMIM容量素子の製造方法。   The method for manufacturing an MIM capacitor element according to claim 4, wherein oxygen implantation with low acceleration energy is used as the oxidation treatment. 前記酸化処理として酸素雰囲気中の急速熱酸化を用いる請求項4から請求項6までのいずれかに記載のMIM容量素子の製造方法。   7. The method for manufacturing an MIM capacitor element according to claim 4, wherein rapid thermal oxidation in an oxygen atmosphere is used as the oxidation treatment.
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