KR100677772B1 - Method for manufacturing semiconductor device with deep contact hole - Google Patents

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Abstract

본 발명은 이웃하는 캐패시터(금속배선)간 브릿지를 방지하고, 콘택낫오픈을 방지할 수 있는 깊은 콘택홀을 갖는 반도체소자의 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체소자의 제조 방법은 기판 상부에 식각정지막과 절연막을 차례로 형성하는 단계, 상기 절연막 상에 마스크 형상의 하드마스크를 형성하는 단계, 상기 하드마스크를 식각배리어로 하여 상기 절연막을 일부 식각하여 제1오픈영역을 형성하는 단계, 상기 제1오픈영역의 면적을 확장시키는 단계, 상기 확장된 제1오픈영역의 측벽에 보잉방지스페이서를 형성하는 단계, 상기 보잉방지스페이서 및 상기 하드마스크를 식각배리어로 이용하여 남아 있는 상기 절연막을 식각하여 제2오픈영역을 형성하는 단계, 및 상기 제2오픈영역 아래의 식각정지막을 식각하여 상기 기판의 표면을 개방시키는 제3오픈영역을 형성하는 단계를 포함하고, 이와 같은 본 발명은 오픈영역(또는 콘택홀)이 완전히 오픈되기 전에 습식식각을 통해 오픈영역의 면적을 확장시켜주고 오픈영역의 측벽에 보잉방지스페이서를 이용하므로써, 극대화된 오픈 특성을 갖는 콘택홀 프로파일을 구현할 수 있는 효과가 있다.The present invention is to provide a method for manufacturing a semiconductor device having a deep contact hole that can prevent the bridge between adjacent capacitors (metal wiring), and prevent contact knock open, the method of manufacturing a semiconductor device of the present invention is a substrate Forming an etch stop layer and an insulating layer on the insulating layer, forming a mask-like hard mask on the insulating layer, etching the insulating layer to form a first open region using the hard mask as an etching barrier, Expanding an area of the first open region, forming an anti-bowing spacer on a sidewall of the extended first open region, etching the remaining insulating layer using the anti-boeing spacer and the hard mask as an etching barrier Forming a second open region, and etching the etch stop layer under the second open region to form a surface of the substrate. Forming an open third open region, wherein the present invention extends the area of the open region by wet etching before the open region (or contact hole) is fully opened and prevents bowing on the sidewall of the open region. By using the spacer, there is an effect that can implement a contact hole profile having the maximum open characteristics.

캐패시터, 오픈영역, 콘택홀, 보잉방지스페이서 Capacitor, Open Area, Contact Hole, Boeing Spacer

Description

깊은 콘택홀을 갖는 반도체소자의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE WITH DEEP CONTACT HOLE}Method for manufacturing a semiconductor device having a deep contact hole {METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE WITH DEEP CONTACT HOLE}

도 1a 및 도 1b는 종래기술에 따른 반도체소자의 캐패시터 제조 방법을 도시한 공정 단면도,1A and 1B are cross-sectional views illustrating a method of manufacturing a capacitor of a semiconductor device according to the prior art;

도 2a는 종래기술에 따른 캐패시터간 브릿지를 나타낸 도면, Figure 2a is a view showing a bridge between capacitors according to the prior art,

도 2b는 종래기술에 따른 콘택낫오픈 문제를 나타낸 도면,Figure 2b is a view showing a contact sick open problem according to the prior art,

도 3a 내지 도 3f는 본 발명의 실시예에 따른 반도체소자의 캐패시터 제조 방법을 도시한 공정 단면도.3A to 3F are cross-sectional views illustrating a method of manufacturing a capacitor of a semiconductor device in accordance with an embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

21 : 반도체 기판 22 : 제1절연막21 semiconductor substrate 22 first insulating film

23 : 스토리지노드콘택 24 : 식각정지막23: storage node contact 24: etch stop

25 : 제2절연막 26 : 하드마스크25: second insulating film 26: hard mask

27a∼27c : 제1오픈영역 내지 제3오픈영역27a to 27c: first open area to third open area

28a : 보잉방지스페이서28a: anti-boeing spacer

본 발명은 반도체 소자 제조 기술에 관한 것으로, 특히 깊은 콘택홀을 갖는 반도체소자의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor device manufacturing technology, and more particularly to a method for manufacturing a semiconductor device having a deep contact hole.

DRAM에서 디자인룰이 작아짐에 따라 콘택홀을 형성하기 위한 마스크로 사용된 감광막의 두께가 점점 낮아지게 되었고, 이에 따라 식각공정시 감광막이 부족한 현상이 발생되기 시작했다.As DRAM design rules become smaller, the thickness of the photoresist film used as a mask for forming contact holes gradually decreases. As a result, the photoresist film is insufficient in the etching process.

이를 극복하기 위해 최근에는 하드마스크(Hardmask)를 이용하여 콘택홀을 주로 형성하고 있다.In order to overcome this, in recent years, contact holes are mainly formed by using a hard mask.

이 경우 하드마스크를 잔류시키면 후속 공정에서 스트레스성 막흔들림(Film lifting) 등의 문제를 초래하기 때문에 이를 적절하게 제거하는 것이 매우 중요하다.In this case, it is very important to remove the hard mask properly because it causes problems such as stress film lifting in a subsequent process.

최근에 DRAM의 캐패시터 공정에서 스토리지노드를 위한 콘택홀 공정시 하드마스크로는 주로 질화막(Nitride), 폴리실리콘(Polysilicon) 등을 사용하고 있다. 여기서, 스토리지노드를 위한 콘택홀은 스토리지노드가 형성될 3차원 구조를 제공하면서 하부의 스토리지노드콘택플러그와 스토리지노드를 연결시키는 콘택홀이다.Recently, nitride, polysilicon, and the like are mainly used as a hard mask in a contact hole process for a storage node in a capacitor process of a DRAM. Here, the contact hole for the storage node is a contact hole connecting the lower storage node contact plug and the storage node while providing a three-dimensional structure in which the storage node is to be formed.

도 1a 및 도 1b는 종래기술에 따른 반도체소자의 캐패시터 제조 방법을 도시한 공정 단면도이다. 그리고, 도 2a는 종래기술에 따른 캐패시터간 브릿지를 나타낸 도면이고, 도 2b는 종래기술에 따른 콘택낫오픈 문제를 나타낸 도면이다.1A and 1B are cross-sectional views illustrating a method of manufacturing a capacitor of a semiconductor device according to the prior art. And, Figure 2a is a view showing the bridge between the capacitor according to the prior art, Figure 2b is a view showing the problem of contact contact open according to the prior art.

도 1a에 도시된 바와 같이, 워드라인, 트랜지스터 및 비트라인 공정이 완료된 반도체 기판(11) 상부에 제1절연막(12)을 형성한 후, 제1절연막(12)을 관통하는 스토리지노드콘택홀을 형성하고, 이 스토리지노드콘택홀에 매립되는 스토리지노드콘택플러그(13)를 형성한다. 여기서, 도시되지 않았지만, 제1절연막(12) 형성전에는 통상적으로 워드라인을 포함하는 트랜지스터, 비트라인 공정이 진행되어 있으므로, 제1절연막(12)은 다층 구조이다.As illustrated in FIG. 1A, after forming the first insulating layer 12 on the semiconductor substrate 11 on which the word line, transistor, and bit line processes are completed, the storage node contact hole penetrating the first insulating layer 12 is formed. And a storage node contact plug 13 embedded in the storage node contact hole. Although not shown, since the transistor and the bit line process including the word line are generally performed before the first insulating film 12 is formed, the first insulating film 12 has a multilayer structure.

그리고, 스토리지노드콘택플러그(13)는 스토리지노드콘택홀을 채울때까지 전면에 폴리실리콘막을 증착한 후 에치백 또는 CMP(Chemical Mechanical Polishing) 공정을 진행하여 형성한다.The storage node contact plug 13 is formed by depositing a polysilicon layer on the entire surface until the storage node contact hole is filled, and then performing an etch back or chemical mechanical polishing (CMP) process.

다음으로, 스토리지노드콘택플러그(13)를 포함한 제1절연막(12) 상에 식각정지절연막(14)을 형성한 후, 식각정지절연막(14) 상에 캐패시터구조 형성용 제2절연막(15)과 제3절연막(16)을 형성한다. 여기서, 식각정지절연막(14)은 후속 제2,3절연막(15, 16)의 식각시 식각배리어 역할을 하는 것으로 실리콘질화막으로 형성하며, 그리고, 캐패시터구조 형성을 위한 제2절연막(15)과 제3절연막(16)은 스토리지노드가 형성될 3차원 구조를 제공하기 위한 것으로, 제2절연막(15)은 PSG로 형성하고, 제3절연막(16)은 TEOS로 형성한다.Next, after the etch stop insulating film 14 is formed on the first insulating film 12 including the storage node contact plug 13, the second insulating film 15 for forming a capacitor structure on the etch stop insulating film 14 is formed. The third insulating film 16 is formed. Here, the etch stop insulating film 14 serves as an etching barrier during the subsequent etching of the second and third insulating films 15 and 16, and is formed of a silicon nitride film, and the second insulating film 15 and the first insulating film 15 for forming a capacitor structure are formed. The third insulating layer 16 is to provide a three-dimensional structure in which the storage node is to be formed. The second insulating layer 15 is formed of PSG, and the third insulating layer 16 is formed of TEOS.

다음으로, 제3절연막(16) 상에 하드마스크(17)를 형성한 후, 하드마스크(17) 상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 마스크(도시 생략)를 형성한다. 이어서, 마스크를 식각배리어로 하드마스크(17)를 식각하여 마스크 형상의 하드마스크(17)를 잔류시킨다.Next, after forming the hard mask 17 on the third insulating film 16, a photosensitive film is applied on the hard mask 17, and patterned by exposure and development to form a mask (not shown). Subsequently, the hard mask 17 is etched using the mask as an etching barrier to leave the mask-shaped hard mask 17.

이어서, 하드마스크(17)를 식각배리어로 하여 높은 종횡비 콘택식각을 진행하여 제3절연막(16)과 제2절연막(15)을 식각하여 콘택홀(18)을 형성하고, 콘택홀(18)의 면적 극대화를 위하여 케미컬을 이용하여 습식식각을 진행한다.Subsequently, a high aspect ratio contact etching is performed using the hard mask 17 as an etch barrier to etch the third insulating layer 16 and the second insulating layer 15 to form a contact hole 18, thereby forming a contact hole 18. Wet etch using chemicals to maximize the area.

도 1b에 도시된 바와 같이, 남아 있는 하드마스크(17)를 제거하고, 식각정지절연막(14)을 식각하여 스토리지노드콘택플러그(13)의 표면을 개방시킨다.As shown in FIG. 1B, the remaining hard mask 17 is removed, and the etch stop insulating layer 14 is etched to open the surface of the storage node contact plug 13.

이어서, 콘택홀(18)의 내부에 하부전극(19)을 형성하고, 제2,3절연막(15, 16)을 습식딥공정을 통해 제거한다.Subsequently, the lower electrode 19 is formed in the contact hole 18, and the second and third insulating layers 15 and 16 are removed through a wet dip process.

위와 같이, 종래기술은 초미세 패턴화되는 과정에서 높은 종횡비의 MIM 실린더 캐패시터의 콘택을 형성할 수 있는 콘택크기의 감소로 DRAM 동작에 필요한 캐패시턴스를 얻기 위해, 콘택홀(18) 면적 확대와 캐패시터의 높이 증가 방법을 적용하고 있다.As described above, the prior art is to increase the area of the contact hole 18 and the capacitance of the capacitor in order to obtain the capacitance required for DRAM operation by reducing the contact size that can form a contact of the high aspect ratio MIM cylinder capacitor in the process of ultra-fine patterning The height increase method is applied.

그러나, 종래기술은 콘택홀(18)의 면적 확대는 캐패시터간 디멘젼(Dimension)에 의해 이웃한 캐패시터간 브릿지가 발생하고(도 2a 참조), 캐패시터의 높이 증가는 콘택낫오픈(Contact not open)을 발생시키는 문제가 있다(도 2b 참조).However, in the related art, the area expansion of the contact hole 18 causes the bridge between neighboring capacitors due to the dimension between the capacitors (see FIG. 2A), and the increase in the height of the capacitors causes the contact not open. There is a problem that occurs (see Fig. 2b).

이러한, 브릿지 및 콘택낫오픈은 듀얼비트페일(Dual bit fail), 싱글비트페일(Single bit fail), DC 페일을 증가시켜 반도체소자의 제조수율을 저하시키는 문제가 있다.Such a bridge and a contact sick open have a problem of decreasing a manufacturing yield of a semiconductor device by increasing a dual bit fail, a single bit fail, and a DC fail.

본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 이웃하는 캐패시터간 브릿지를 방지하고, 콘택낫오픈을 방지할 수 있는 깊은 콘택홀을 갖는 반도체소자의 제조 방법을 제공하는데 그 목적이 있다.The present invention has been proposed to solve the above problems of the prior art, to provide a method for manufacturing a semiconductor device having a deep contact hole that can prevent the bridge between neighboring capacitors, and prevent contact knock open. have.

상기 목적을 달성하기 위한 본 발명의 반도체소자의 제조 방법은 기판 상부에 식각정지막과 절연막을 차례로 형성하는 단계, 상기 절연막 상에 마스크 형상의 하드마스크를 형성하는 단계, 상기 하드마스크를 식각배리어로 하여 상기 절연막을 일부 식각하여 제1오픈영역을 형성하는 단계, 상기 제1오픈영역의 면적을 확장시키는 단계, 상기 확장된 제1오픈영역의 측벽에 보잉방지스페이서를 형성하는 단계, 상기 보잉방지스페이서 및 상기 하드마스크를 식각배리어로 이용하여 남아 있는 상기 절연막을 식각하여 제2오픈영역을 형성하는 단계, 및 상기 제2오픈영역 아래의 식각정지막을 식각하여 상기 기판의 표면을 개방시키는 제3오픈영역을 형성하는 단계를 포함하는 것을 특징으로 한다.In order to achieve the above object, a method of manufacturing a semiconductor device according to an embodiment of the present invention may include forming an etch stop layer and an insulating layer on a substrate, forming a mask-shaped hard mask on the insulating layer, and forming the hard mask as an etching barrier Partially etching the insulating layer to form a first open region, expanding an area of the first open region, forming a boeing prevention spacer on a sidewall of the extended first open region, and the anti-boeing spacer And forming a second open region by etching the remaining insulating layer using the hard mask as an etch barrier, and etching the etch stop layer under the second open region to open a surface of the substrate. It characterized in that it comprises a step of forming.

또한, 본 발명의 반도체소자의 제조 방법은 스토리지노드콘택이 형성된 반도체 기판 상부에 식각정지막과 절연막을 차례로 형성하는 단계, 상기 절연막 상에 마스크 형상의 하드마스크를 형성하는 단계, 상기 하드마스크를 식각배리어로 하여 상기 절연막을 일부 식각하여 제1오픈영역을 형성하는 단계, 상기 제1오픈영역의 면적을 확장시키는 단계, 상기 확장된 제1오픈영역의 측벽에 보잉방지스페이서를 형성하는 단계, 상기 보잉방지스페이서 및 상기 하드마스크를 식각배리어로 이용하 여 남아 있는 상기 절연막을 식각하여 제2픈영역을 형성하는 단계, 상기 제2오픈영역 아래의 식각정지막을 식각하여 상기 스토리지노드콘택의 상부를 개방시키는 제3오픈영역을 형성하는 단계, 상기 제1,2 및 제3오픈영역으로 구성되는 오픈영역의 바닥 및 측벽에 접하는 하부전극을 형성하는 단계, 및 상기 하부전극 상에 유전막과 상부전극을 차례로 형성하는 단계를 포함하는 것을 특징으로 하고, 상기 보잉방지스페이서는 질화막으로 형성하는 것을 특징으로 한다.In addition, the method of manufacturing a semiconductor device of the present invention comprises the steps of sequentially forming an etch stop layer and an insulating film on the semiconductor substrate on which the storage node contact is formed, forming a mask-like hard mask on the insulating film, etching the hard mask Forming a first open region by partially etching the insulating layer as a barrier, expanding an area of the first open region, forming a boeing prevention spacer on a sidewall of the extended first open region, and the boeing Forming a second open region by etching the remaining insulating layer using the prevention spacer and the hard mask as an etch barrier, and etching the etch stop layer under the second open region to open an upper portion of the storage node contact. Forming an open region, the bottom and sidewalls of the open region comprising the first, second and third open regions Forming a lower electrode, and characterized in that it comprises a step of forming on the lower electrode and then a dielectric film and the upper electrode, to prevent the bowing of the spacer is characterized by forming a nitride film.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. .

도 3a 내지 도 3f는 본 발명의 실시예에 따른 반도체소자의 캐패시터 제조 방법을 도시한 공정 단면도이다.3A to 3F are cross-sectional views illustrating a method of manufacturing a capacitor of a semiconductor device in accordance with an embodiment of the present invention.

도 3a에 도시된 바와 같이, 워드라인, 트랜지스터 및 비트라인 공정이 완료된 반도체 기판(21) 상부에 제1절연막(22)을 형성한 후, 제1절연막(22)을 관통하는 스토리지노드콘택홀을 형성하고, 이 스토리지노드콘택홀에 매립되는 스토리지노드콘택플러그(23)를 형성한다. 여기서, 도시되지 않았지만, 제1절연막(22) 형성전에는 통상적으로 워드라인을 포함하는 트랜지스터, 비트라인 공정이 진행되어 있으므로, 제1절연막(22)은 다층 구조이다.As shown in FIG. 3A, after forming the first insulating layer 22 on the semiconductor substrate 21 where the word line, transistor, and bit line processes are completed, the storage node contact hole penetrating the first insulating layer 22 is formed. And a storage node contact plug 23 embedded in the storage node contact hole. Although not shown, a transistor including a word line and a bit line process are typically performed before the first insulating layer 22 is formed, so that the first insulating layer 22 has a multilayer structure.

그리고, 스토리지노드콘택플러그(23)는 스토리지노드콘택홀을 채울때까지 전면에 폴리실리콘막을 증착한 후 에치백 또는 CMP(Chemical Mechanical Polishing) 공정을 진행하여 형성한다.The storage node contact plug 23 is formed by depositing a polysilicon layer on the entire surface until the storage node contact hole is filled, and then performing an etch back or chemical mechanical polishing (CMP) process.

다음으로, 스토리지노드콘택플러그(23)를 포함한 제1절연막(22) 상에 식각정지막(24)을 형성한 후, 식각정지막(24) 상에 캐패시터구조 형성용 제2절연막(25)을 형성한다. 여기서, 식각정지막(24)은 후속 제2절연막(25)의 식각시 식각배리어 역할을 하는 것으로 실리콘질화막으로 형성하며, 그리고, 캐패시터구조 형성을 위한 제2절연막(25)은 스토리지노드가 형성될 3차원 구조를 제공하기 위한 것으로, 제1막(25a)과 제2막(25b)의 적층 구조이며, 제1막(25a)은 PSG로 형성하고, 제2막(25b)은 TEOS로 형성한다.Next, after the etch stop film 24 is formed on the first insulating film 22 including the storage node contact plug 23, the second insulating film 25 for forming a capacitor structure is formed on the etch stop film 24. Form. Here, the etch stop layer 24 serves as an etching barrier during the subsequent etching of the second insulating layer 25, and is formed of a silicon nitride layer, and the second insulating layer 25 for forming the capacitor structure may have a storage node formed thereon. To provide a three-dimensional structure, the first film 25a and the second film 25b are laminated, the first film 25a is formed of PSG, and the second film 25b is formed of TEOS. .

다음으로, 제2절연막(25) 상에 하드마스크(26)를 형성한 후, 하드마스크(26) 상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 마스크(도시 생략)를 형성한다. 이어서, 마스크를 식각배리어로 하드마스크(26)를 식각하여 마스크 형상의 하드마스크(26)를 잔류시킨다. 상기 하드마스크(26)는 큰 종횡비(High aspect ratio)의 깊은 캐패시터 콘택을 형성하기 위해 도입한 것으로, 바람직하게 폴리실리콘으로 형성한다. Next, after forming the hard mask 26 on the second insulating film 25, a photoresist film is applied on the hard mask 26, and patterned by exposure and development to form a mask (not shown). Subsequently, the hard mask 26 is etched using the mask as an etching barrier to leave the mask-shaped hard mask 26. The hard mask 26 is introduced to form a high aspect ratio deep capacitor contact, and is preferably formed of polysilicon.

예컨대, 하드마스크(26)의 식각 공정은 20mT의 압력과 450Ws/50Wb(Ws는 소스파워, Wb는 바이어스파워)의 파워를 인가하면서 HBr(350sccm), Cl2(10sccm) 및 O2(3sccm)의 혼합가스를 사용하여 진행한다.For example, the etching step is a step of 20mT pressure and 450Ws / 50Wb while applying a power of (Ws is the source power, Wb is the bias power) HBr (350sccm), Cl 2 (10sccm) and O 2 (3sccm) of the hard mask (26) Proceed with mixed gas.

다음으로, 마스크를 스트립한 후, 하드마스크(26)를 식각배리어로 하여 제2절연막(25)을 부분적으로 식각하는 1차 식각 공정을 진행하여 수직프로파일을 갖는 제1오픈영역(27a)를 형성한다. 여기서, 제1오픈영역(27a)은 하부전극이 형성될 공 간을 제공하는 오픈영역에서 일부분이다.Next, after stripping the mask, a first etching process of partially etching the second insulating layer 25 using the hard mask 26 as an etching barrier is performed to form a first open region 27a having a vertical profile. do. Here, the first open area 27a is a part of the open area that provides a space in which the lower electrode is to be formed.

이때, 1차 식각 공정은, MERIE 형태의 플라즈마소스에서 CxFy/O2의 혼합가스를 주입하여 고밀도플라즈마를 형성하므로써 제1오픈영역(27a)의 식각 측벽이 수직 프로파일(Vertical profile)을 갖도록 하는데, 여기서, CxFy와 O2의 유량비는 40:1∼100:1로 하여, CxFy가 O2보다 더 많이 주입되도록 하며, CxFy는 예를 들어 CF4, C4F8, C4F6 또는 C5F8 중에서 선택되는 하나 또는 이들의 혼합을 사용한다. 예컨대, 1차 식각 공정은, 15mT의 압력과 1300Ws/1800Wb(Ws는 소스파워, Wb는 바이어스파워)의 파워를 인가하면서 C4F6(34sccm), O2(35sccm), CF4(14sccm) 및 Ar(550sccm)의 혼합가스를 사용하여 진행한다.At this time, in the first etching process, the etch sidewall of the first open area 27a forms a vertical profile by forming a high density plasma by injecting a mixed gas of C x F y / O 2 from a MERIE type plasma source. In this case, the flow rate ratio of C x F y and O 2 is 40: 1 to 100: 1, so that C x F y is injected more than O 2 , and C x F y is CF 4 , One or a mixture thereof selected from C 4 F 8 , C 4 F 6 or C 5 F 8 is used. For example, the primary etching process is C 4 F 6 (34sccm), O 2 (35sccm), CF 4 (14sccm) while applying 15mT pressure and 1300Ws / 1800Wb (Ws source power, Wb bias power). And using a mixed gas of Ar (550 sccm).

그리고, 1차 식각 공정시 식각되는 부분은 제2절연막(25)을 구성하는 막 중에서 제2막(25b)이고, 제2막(25b)은 제1막(25a)의 표면 위에서 일정 두께로 잔류한다.The portion to be etched during the primary etching process is the second layer 25b among the films constituting the second insulating layer 25, and the second layer 25b remains at a predetermined thickness on the surface of the first layer 25a. do.

도 3b에 도시된 바와 같이, 습식장비(배치형 또는 싱글형)에서 BOE 또는 HF 중에서 선택되는 습식케미컬을 이용한 등방성 식각(Isotropic etch)을 진행하여 제1오픈영역(27a)의 면적을 확장시킨다. 이하, 면적이 확장된 제1오픈영역(27a)을 제2오픈영역(27b)이라 한다.As shown in FIG. 3B, an isotropic etch using a wet chemical selected from BOE or HF is performed in a wet equipment (batch or single type) to expand the area of the first open area 27a. Hereinafter, the first open area 27a having an enlarged area is referred to as a second open area 27b.

이때, 제2오픈영역(27b)의 면적 확장은 캐패시터간 브릿지로 프리한 사이즈('W')까지 최대한 가능하며, 그 사이즈(W)는 전기적 절연이 가능한 10nm와 같거나 더 큰 폭(W≥10nm)으로 한다.At this time, the area expansion of the second open area 27b can be maximized up to the size 'W' which is freed by the inter-capacitor bridge, and the size W is equal to or larger than 10 nm, which is electrically insulated. 10 nm).

예를 들어, 제2오픈영역(27b)의 면적을 확장시키기 위한 등방성 식각은 100:1로 희석된 불산(HF) 용액을 이용하여 170초동안 진행한다.For example, an isotropic etching for expanding the area of the second open area 27b is performed for 170 seconds using a hydrofluoric acid (HF) solution diluted to 100: 1.

케미컬Chemical PE-TEOS E/RPE-TEOS E / R 10nm TG10nm TG 20nm TG20nm TG 30nm TG30nm TG 40nm TG40nm TG 50nm TG50nm TG 60nm TG60nm TG 20:1BOE20: 1BOE 20Å/s20 Å / s 10초10 sec 20초20 seconds 30초30 seconds 40초40 seconds 50초50 seconds 60초60 seconds 300:1 BOE300: 1 BOE 1.25Å/s1.25 Å / s 160초160 seconds 320초320 seconds 480초480 seconds 640초640 seconds 800초800 sec 960초960 seconds 100:1 HF100: 1 HF 4.5Å/s4.5 Å / s 44초44 seconds 89초89 seconds 133초133 seconds 178초178 seconds 222초222 seconds 267초267 seconds

표1에서 TG는 타겟을 의미하며, PE-TEOS E/R은 PE-TEOS의 식각률(Etch Rate)을 의미한다.In Table 1, TG means a target, and PE-TEOS E / R means an etching rate of PE-TEOS.

도 3c에 도시된 바와 같이, 제2오픈영역(27b)을 포함한 전면에 보잉 방지를 위한 보잉방지막(28)을 100Å∼200Å 두께로 증착한다. 이때, 보잉방지막(28)은 후속 하부전극으로 사용되는 물질과 동일한 물질로 형성하여 보잉방지 역할을 하면서도 하부전극으로 사용가능하다.As illustrated in FIG. 3C, an anti-bowing film 28 for preventing anti-bowing is deposited on the entire surface including the second open area 27b to a thickness of 100 μs to 200 μs. At this time, the anti-bowing film 28 is formed of the same material as the material used as the subsequent lower electrode can be used as the lower electrode while acting as anti-bowing.

예컨대, 보잉방지막(28)은 TiN, W, Ru 또는 Ir 중에서 선택되는데, 이하 보잉방지막(28)은 TiN으로 형성한 경우라 가정하여 설명한다.For example, the anti-bowing film 28 is selected from TiN, W, Ru, or Ir. Hereinafter, the anti-bowing film 28 is assumed to be formed of TiN.

도 3d에 도시된 바와 같이, 보잉방지막(28)을 식각하여 제2오픈영역(27b)의 측벽에 접하는 보잉방지스페이서(28a)를 형성한다.As shown in FIG. 3D, the anti-bowing film 28 is etched to form the anti-bowing spacer 28a in contact with the sidewall of the second open area 27b.

상기 보잉방지스페이서(28a)를 형성하기 위한 식각 공정은, TCP/ICP 형의 플라즈마소스에서 Cl2:Ar의 혼합가스를 약 1:10∼1:20의 비율로 주입하여 고밀도플라즈마를 형성하여 보잉방지막(28)으로 형성한 TiN을 식각한다. 이때, Cl2:Ar의 혼합가스에서 Ar의 비율을 더 크게 하는 이유는 TiN 식각시 플라즈마의 직진성을 증가시켜 TiN 중에서 제1오픈영역(27a) 외부와 제1오픈영역(27a)의 바닥에 형성된 부분이 제1오픈영역(27a)의 측벽에 비해 더 빨리 식각되도록 하기 위함이다. 따라서, 보잉방지스페이서(28a)는 제1오픈영역(27a)의 측벽에 잔류한다.In the etching process for forming the anti-boeing spacer 28a, a high density plasma is formed by injecting a mixed gas of Cl 2 : Ar in a ratio of about 1:10 to 1:20 from a TCP / ICP type plasma source. The TiN formed by the prevention film 28 is etched. In this case, the ratio of Ar in the Cl 2 : Ar mixed gas is increased because the linearity of the plasma is increased during etching of TiN, which is formed on the bottom of the first open area 27a and the bottom of the first open area 27a of TiN. This is to allow the portion to be etched faster than the sidewall of the first open area 27a. Thus, the anti-bowing spacer 28a remains on the sidewall of the first open area 27a.

예를 들어, 보잉방지스페이서(28a)를 형성하기 위한 TiN의 식각공정은, 10mT의 압력과 300Ws/100Wb(Ws는 소스파워, Wb는 바이어스파워)의 파워를 인가하면서 Ar(190sccm) 및 Cl2(10sccm)의 혼합가스를 사용하여 진행한다.For example, the etching process of TiN to form the anti-boeing spacer 28a is performed by applying Ar (190 sccm) and Cl 2 while applying a pressure of 10 mT and a power of 300 Ws / 100 Wb (Ws is source power and Wb is bias power). Proceed with a mixed gas of (10 sccm).

도 3e에 도시된 바와 같이, 보잉방지스페이서(28a)와 하드마스크(26)를 식각배리어로 하여 남아 있는 제2절연막(25)을 식각한 후, 제2오픈영역(27b) 아래의 식각정지막(24)을 식각하여 스토리지노드콘택플러그(23)의 상부를 완전히 개방시키는 제3오픈영역(27c)을 형성한다. 결국, 제3오픈영역(27c)은 캐패시터의 하부전극이 형성될 최종 3차원 구조를 제공한다.한다. 이때, 제3오픈영역(27c) 형성을 위한 제2절연막(25)의 식각공정은 식각정지막(24)에서 식각이 멈추도록 한다.As shown in FIG. 3E, after etching the remaining second insulating layer 25 using the anti-boeing spacer 28a and the hard mask 26 as an etching barrier, the etch stop layer under the second open area 27b is etched. (24) is etched to form a third open area 27c which completely opens the upper portion of the storage node contact plug 23. As a result, the third open region 27c provides a final three-dimensional structure in which the lower electrode of the capacitor will be formed. At this time, the etching process of the second insulating layer 25 for forming the third open region 27c stops the etching in the etch stop layer 24.

이때, 제2절연막(25)의 식각공정은, MERIE 형 플라즈마소스에서 CxFy/O2의 혼합가스를 주입하여 고밀도플라즈마를 형성하여 남아 있는 제2절연막(25)을 식각한다. 이때 기 형성된 제2오픈영역(27b) 측벽의 보잉방지스페이서(28a)는 고선택비(200:1 이상)로 인하여 오픈영역의 보잉방지막으로 역할을 하게 되어 더욱 수직하면서 낫오픈마진이 최대화된 오픈영역의 프로파일을 구현할 수 있다.At this time, in the etching process of the second insulating film 25, a mixed gas of C x F y / O 2 is injected from a MERIE type plasma source to form a high density plasma to etch the remaining second insulating film 25. At this time, the anti-boeing spacer 28a on the sidewall of the second open area 27b is formed to act as a anti-boeing film of the open area due to the high selectivity ratio (200: 1 or more), thereby increasing the vertical opening and maximizing the better open margin. You can implement a profile of the area.

바람직하게, CxFy 가스는 CF4, C4F8, C5F8, CHF3 또는 CH2F2를 사용하므로써 다량의 CHx 라디칼을 유도하여 보잉방지스페이서(28a)에 대해서는 고선택비를 가지며, 제2절연막(25)에 대해서는 빠른 식각률을 가지도록 하여 식각한다.Preferably, the C x F y gas induces a large amount of CHx radicals by using CF 4 , C 4 F 8 , C 5 F 8 , CHF 3 or CH 2 F 2 , thus providing a high selectivity for the anti-boeing spacer 28a. The second insulating layer 25 is etched to have a fast etching rate.

위와 같은 CxFy 가스를 이용한 제2절연막(25)의 식각은 다음의 반응원리를 이용한다.The etching of the second insulating layer 25 using the C x F y gas as described above uses the following reaction principle.

CF : SiO2 + 4CF -> SiF4 + 2CO↑ + 2CCF: SiO 2 + 4CF-> SiF 4 + 2CO ↑ + 2C

CF2 : SiO2 + 2CF2 -> SiF4 + 2CO↑CF 2 : SiO 2 + 2CF 2- > SiF 4 + 2CO ↑

CF3 : 3SiO2 + 4CF3 -> 3SiF4 + 4O2 + 4CO↑CF 3 : 3SiO 2 + 4CF 3- > 3SiF 4 + 4O 2 + 4CO ↑

예컨대, 남아 있는 제2절연막(25)의 식각 공정은 15mT의 압력과 1700Ws/2300Wb(Ws는 소스파워, Wb는 바이어스파워)의 파워를 인가하면서 C4F6(34sccm), O2(31sccm), CF4(16sccm) 및 Ar(400sccm)의 혼합가스를 사용하여 진행한다For example, the etching process of the remaining second insulating layer 25 is performed using C 4 F 6 (34 sccm) and O 2 (31 sccm) while applying a pressure of 15 mT and a power of 1700 Ws / 2300 Wb (Ws is source power and Wb is bias power). Proceed with a mixture of CF 4 (16sccm) and Ar (400sccm)

도 3f에 도시된 바와 같이, 제1 내지 제3오픈영역의 바닥 및 측벽에 접하는 하부전극(29)을 형성한다. 도시되지 않았지만, 후속 공정으로 유전막과 상부전극을 형성한다.As shown in FIG. 3F, a lower electrode 29 is formed in contact with the bottom and sidewalls of the first to third open regions. Although not shown, a dielectric film and an upper electrode are formed in a subsequent process.

전술한 바와 같은 본 발명은 하부전극이 형성될 오픈영역의 측벽에 보잉방지스페이서(질화막)를 형성하므로, 극대화된 질화막 하프 스페이서 구조(Enlarged Nitride half spacer scheme)를 이용한 캐패시터라 할 수 있다. As described above, since the anti-boeing spacer (nitride layer) is formed on the sidewall of the open region where the lower electrode is to be formed, the present invention can be referred to as a capacitor using an maximized nitride spacer spacer (Enlarged Nitride half spacer scheme).

그리고, 본 발명을 적용하면 탑뷰(Top view)상에서 캐패시터간 최소사이즈를 25nm까지 줄일 수 있고, 단면(Cross view)상 캐패시터간 최소 거리를 18nm까지 줄일 수 있다.In addition, when the present invention is applied, the minimum size between the capacitors in the top view can be reduced to 25 nm, and the minimum distance between the capacitors in the cross view can be reduced to 18 nm.

다음의 표2는 종래기술과 본 발명의 캐패시터간 최소거리를 비교한 도면이다.Table 2 is a view comparing the minimum distance between the conventional technology and the capacitor of the present invention.

캐패시턴간 최소거리(Top view)Capacitance minimum distance (Top view) 캐패시터간 최소 거리(Cross view)Cross view between capacitors 종래기술Prior art 50nm50 nm 20nm20 nm 본 발명The present invention 25nm25 nm 18nm18nm 보잉 정도Boeing degree 13nm/일측면13nm / one side 1nm/일측면1nm / one side 캐패시턴스 개선 정도Capacitance Improvement A fFA fF (A+10)fF(A + 10) fF

상술한 실시예에서는 캐패시터의 콘택을 위한 깊은 콘택홀 형성시 보잉방지스페이서를 적용하였으나, 본 발명은 캐패시터 콘택외에도 반도체소자 제조공정시 깊은 콘택홀(30000Å 이상)을 형성하는 모든 공정에 적용이 가능하다. 즉, 본 발명을 금속배선공정에 적용하는 경우, 오픈영역은 콘택홀이 될 것이다.In the above-described embodiment, the anti-bowing spacer is applied when the deep contact hole is formed for the contact of the capacitor. However, the present invention can be applied to any process for forming a deep contact hole (more than 30000 mW) during the semiconductor device manufacturing process in addition to the capacitor contact. . That is, when the present invention is applied to the metallization process, the open area will be a contact hole.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

상술한 본 발명은 오픈영역(또는 콘택홀)이 완전히 오픈되기 전에 습식식각을 통해 오픈영역의 면적을 확장시켜주고 오픈영역의 측벽에 보잉방지스페이서를 이용하므로써, 극대화된 오픈 특성을 갖는 콘택홀 프로파일을 구현할 수 있는 효과가 있다.According to the present invention, the contact hole profile having the maximum open characteristics by expanding the area of the open area through wet etching and using the anti-boeing spacer on the sidewall of the open area before the open area (or the contact hole) is completely opened. There is an effect that can be implemented.

Claims (22)

기판 상부에 식각정지막과 절연막을 차례로 형성하는 단계;Sequentially forming an etch stop layer and an insulating layer on the substrate; 상기 절연막 상에 마스크 형상의 하드마스크를 형성하는 단계;Forming a mask-shaped hard mask on the insulating film; 상기 하드마스크를 식각배리어로 하여 상기 절연막을 일부 식각하여 제1오픈영역을 형성하는 단계;Etching the insulating layer to form a first open region by using the hard mask as an etching barrier; 상기 제1오픈영역의 면적을 확장시키는 단계;Expanding an area of the first open area; 상기 확장된 제1오픈영역의 측벽에 보잉방지스페이서를 형성하는 단계; Forming an anti-bowing spacer on a sidewall of the extended first open region; 상기 보잉방지스페이서 및 상기 하드마스크를 식각배리어로 이용하여 남아 있는 상기 절연막을 식각하여 제2오픈영역을 형성하는 단계; 및Etching the remaining insulating layer using the anti-boeing spacer and the hard mask as an etch barrier to form a second open region; And 상기 제2오픈영역 아래의 식각정지막을 식각하여 상기 기판의 표면을 개방시키는 제3오픈영역을 형성하는 단계Etching the etch stop layer under the second open region to form a third open region that opens the surface of the substrate; 를 포함하는 반도체소자의 제조 방법.Method for manufacturing a semiconductor device comprising a. 제1항에 있어서,The method of claim 1, 상기 보잉방지스페이서를 형성하는 단계는,Forming the anti-boeing spacer, 상기 제1오픈영역을 포함한 상기 하드마스크 상에 보잉방지막을 형성하는 단계; 및Forming an anti-bowing film on the hard mask including the first open area; And 상기 보잉방지막 중에서 상기 하드마스크 상부에 형성된 부분과 상기 제1오 픈영역의 바닥부분에 형성된 부분을 선택적으로 식각하여 상기 제1오픈영역의 측벽에 상기 보잉방지스페이서를 잔류시키는 단계Selectively etching a portion of the anti-boeing layer formed on the hard mask and a portion of the bottom portion of the first open region to leave the anti-boeing spacer on a sidewall of the first open region; 를 포함하는 것을 특징으로 하는 반도체소자의 제조 방법.Method of manufacturing a semiconductor device comprising a. 제2항에 있어서,The method of claim 2, 상기 보잉방지스페이서는,The anti-boeing spacer, 질화막으로 형성하는 것을 특징으로 하는 반도체소자의 제조 방법.A method of manufacturing a semiconductor device, characterized in that it is formed of a nitride film. 제1항에 있어서,The method of claim 1, 상기 제1오픈영역의 면적을 확장시키는 단계는,Expanding the area of the first open area, 습식케미컬을 이용한 등방성 식각으로 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.A method for manufacturing a semiconductor device, characterized in that it proceeds by isotropic etching using wet chemicals. 제4항에 있어서,The method of claim 4, wherein 상기 습식케미컬은, BOE 또는 HF 중에서 선택되는 것을 특징으로 하는 반도체소자의 제조 방법.The wet chemical is a manufacturing method of a semiconductor device, characterized in that selected from BOE or HF. 제4항에 있어서,The method of claim 4, wherein 상기 제1오픈영역의 면적을 확장시키는 단계는,Expanding the area of the first open area, 이웃한 상기 제1오픈영역 사이의 폭이 10nm∼25nm이 될때까지 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.A method of manufacturing a semiconductor device, characterized in that it advances until the width | variety between adjacent said 1st open areas becomes 10 nm-25 nm. 제1항에 있어서,The method of claim 1, 상기 제1오픈영역을 형성하는 단계는,Forming the first open area, MERIE 형태의 플라즈마소스에서 CxFy/O2의 혼합가스를 주입하여 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.Method of manufacturing a semiconductor device characterized in that by proceeding by injecting a mixed gas of C x F y / O 2 in a plasma source of the MERIE type. 제7항에 있어서,The method of claim 7, wherein 상기 CxFy와 O2의 유량비는 40:1∼100:1로 하는 것을 특징으로 하는 반도체소자의 제조 방법.The flow rate ratio of C x F y and O 2 is 40: 1 to 100: 1. 제8항에 있어서,The method of claim 8, 상기 CxFy는 CF4, C4F8, C4F6 또는 C5F8 중에서 선택되는 하나 또는 이들의 혼 합을 사용하는 것을 특징으로 하는 반도체소자의 제조 방법.The C x F y is a method of manufacturing a semiconductor device, characterized in that using one or a mixture thereof selected from CF 4 , C 4 F 8 , C 4 F 6 or C 5 F 8 . 제1항에 있어서,The method of claim 1, 상기 제2오픈영역을 형성하는 단계는,Forming the second open area, MERIE 형태의 플라즈마소스에서 CxFy/O2의 혼합가스를 주입하여 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.Method of manufacturing a semiconductor device characterized in that by proceeding by injecting a mixed gas of C x F y / O 2 in a plasma source of the MERIE type. 제10항에 있어서,The method of claim 10, 상기 CxFy 가스는 CF4, C4F8, C5F8, CHF3 또는 CH2F2를 사용하는 것을 특징으로 하는 반도체소자의 제조 방법.The C x F y gas is CF 4 , C 4 F 8 , C 5 F 8 , CHF 3 or CH 2 F 2 The method of manufacturing a semiconductor device characterized in that used. 스토리지노드콘택이 형성된 반도체 기판 상부에 식각정지막과 절연막을 차례로 형성하는 단계;Sequentially forming an etch stop layer and an insulating layer on the semiconductor substrate on which the storage node contacts are formed; 상기 절연막 상에 마스크 형상의 하드마스크를 형성하는 단계;Forming a mask-shaped hard mask on the insulating film; 상기 하드마스크를 식각배리어로 하여 상기 절연막을 일부 식각하여 제1오픈영역을 형성하는 단계;Etching the insulating layer to form a first open region by using the hard mask as an etching barrier; 상기 제1오픈영역의 면적을 확장시키는 단계;Expanding an area of the first open area; 상기 확장된 제1오픈영역의 측벽에 보잉방지스페이서를 형성하는 단계;Forming an anti-bowing spacer on a sidewall of the extended first open region; 상기 보잉방지스페이서 및 상기 하드마스크를 식각배리어로 이용하여 남아 있는 상기 절연막을 식각하여 제2픈영역을 형성하는 단계;Etching the remaining insulating layer using the anti-boeing spacer and the hard mask as an etch barrier to form a second open region; 상기 제2오픈영역 아래의 식각정지막을 식각하여 상기 스토리지노드콘택의 상부를 개방시키는 제3오픈영역을 형성하는 단계; Etching the etch stop layer under the second open region to form a third open region that opens an upper portion of the storage node contact; 상기 제1,2 및 제3오픈영역으로 구성되는 오픈영역의 바닥 및 측벽에 접하는 하부전극을 형성하는 단계; 및Forming a lower electrode in contact with a bottom and sidewalls of the open area including the first, second and third open areas; And 상기 하부전극 상에 유전막과 상부전극을 차례로 형성하는 단계Sequentially forming a dielectric film and an upper electrode on the lower electrode 를 포함하는 반도체소자의 제조 방법.Method for manufacturing a semiconductor device comprising a. 제12항에 있어서,The method of claim 12, 상기 보잉방지스페이서를 형성하는 단계는,Forming the anti-boeing spacer, 상기 제1오픈영역을 포함한 상기 하드마스크 상에 보잉방지막을 형성하는 단계; 및Forming an anti-bowing film on the hard mask including the first open area; And 상기 보잉방지막 중에서 상기 하드마스크 상부에 형성된 부분과 상기 제1오픈영역의 바닥부분에 형성된 부분을 선택적으로 식각하여 상기 제1오픈영역의 측벽에 상기 보잉방지스페이서를 잔류시키는 단계Selectively etching a portion of the anti-boeing layer formed on the hard mask and a portion of the bottom of the first open region to leave the anti-boeing spacer on a sidewall of the first open region; 를 포함하는 것을 특징으로 하는 반도체소자의 제조 방법.Method of manufacturing a semiconductor device comprising a. 제13항에 있어서,The method of claim 13, 상기 보잉방지스페이서는,The anti-boeing spacer, 질화막으로 형성하는 것을 특징으로 하는 반도체소자의 제조 방법.A method of manufacturing a semiconductor device, characterized in that it is formed of a nitride film. 제12항에 있어서,The method of claim 12, 상기 제1오픈영역의 면적을 확장시키는 단계는,Expanding the area of the first open area, 습식케미컬을 이용한 등방성 식각으로 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.A method for manufacturing a semiconductor device, characterized in that it proceeds by isotropic etching using wet chemicals. 제15항에 있어서,The method of claim 15, 상기 습식케미컬은, BOE 또는 HF 중에서 선택되는 것을 특징으로 하는 반도체소자의 제조 방법.The wet chemical is a manufacturing method of a semiconductor device, characterized in that selected from BOE or HF. 제15항에 있어서,The method of claim 15, 상기 제1오픈영역의 면적을 확장시키는 단계는,Expanding the area of the first open area, 이웃한 상기 제1오픈영역 사이의 폭이 10nm∼25nm이 될때까지 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.A method of manufacturing a semiconductor device, characterized in that it advances until the width | variety between adjacent said 1st open areas becomes 10 nm-25 nm. 제12항에 있어서,The method of claim 12, 상기 제1오픈영역을 형성하는 단계는,Forming the first open area, MERIE 형태의 플라즈마소스에서 CxFy/O2의 혼합가스를 주입하여 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.Method of manufacturing a semiconductor device characterized in that by proceeding by injecting a mixed gas of C x F y / O 2 in a plasma source of the MERIE type. 제18항에 있어서,The method of claim 18, 상기 CxFy와 O2의 유량비는 40:1∼100:1로 하는 것을 특징으로 하는 반도체소자의 제조 방법.The flow rate ratio of C x F y and O 2 is 40: 1 to 100: 1. 제19항에 있어서,The method of claim 19, 상기 CxFy는 CF4, C4F8, C4F6 또는 C5F8 중에서 선택되는 하나 또는 이들의 혼합을 사용하는 것을 특징으로 하는 반도체소자의 제조 방법.The C x F y is a method of manufacturing a semiconductor device, characterized in that using one or a mixture thereof selected from CF 4 , C 4 F 8 , C 4 F 6 or C 5 F 8 . 제12항에 있어서,The method of claim 12, 상기 제2오픈영역을 형성하는 단계는,Forming the second open area, MERIE 형태의 플라즈마소스에서 CxFy/O2의 혼합가스를 주입하여 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.Method of manufacturing a semiconductor device characterized in that by proceeding by injecting a mixed gas of C x F y / O 2 in a plasma source of the MERIE type. 제21항에 있어서,The method of claim 21, 상기 CxFy 가스는 CF4, C4F8, C5F8, CHF3 또는 CH2F2를 사용하는 것을 특징으로 하는 반도체소자의 제조 방법.The C x F y gas is CF 4 , C 4 F 8 , C 5 F 8 , CHF 3 or CH 2 F 2 The method of manufacturing a semiconductor device characterized in that used.
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