KR100971325B1 - Metal-insulator-metal capacitor manufacturing method for semiconductor device - Google Patents

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Abstract

본 발명은 구리금속을 배선재료로 사용하는 다층 금속 배선 공정에서 상부 금속과 하부 금속으로 커패시터를 제작하는 반도체 소자의 MIM 커패시터 제조 방법에 관한 것이다.The present invention relates to a method for manufacturing a MIM capacitor of a semiconductor device for producing a capacitor from the upper metal and the lower metal in a multi-layer metal wiring process using copper metal as a wiring material.

본 발명의 반도체 소자의 MIM 커패시터 제조 방법은 포토리소그래피 공정 및 식각공정을 수행하여 하부 금속 배선이 형성된 반도체 기판 상의 제1 절연막 및 확산방지막을 선택적으로 제거함으로써 MIM 형성 영역에 공동 패턴을 형성하는 제1 단계; 하부 도전층, 유전막, 상부 도전층 및 구리 시드막을 순차로 증착한 후 전기화학적 도금 공정을 진행하여 구리막을 형성하는 제2 단계; 화학적기계적 연마 공정을 진행하여 상기 공동 패턴을 제외한 부분의 구리막, 상부 도전층, 유전막 및 하부 도전층을 제거하는 제3 단계; 상기 하부 도전층 및 상부 도전층을 부분 식각하는 제4 단계; 확산 방지막 및 제2 절연막을 순차로 증착하는 제5 단계; 그리고 포토리소그래피 공정 및 식각공정을 수행하여 트랜치 패턴 및 비아콘택홀을 패터닝하고나서 배리어 메탈 및 구리 시드막을 증착한 후 전기화학적 도금 공정과 화학적기계적 연마 공정을 진행하여 상부 금속 배선을 형성하는 제6 단계;를 포함하여 이루어진 것을 특징으로 한다.The method of manufacturing a MIM capacitor of a semiconductor device of the present invention performs a photolithography process and an etching process to form a cavity pattern in a MIM formation region by selectively removing a first insulating film and a diffusion barrier layer on a semiconductor substrate on which a lower metal wiring is formed. step; A second step of forming a copper film by sequentially depositing a lower conductive layer, a dielectric film, an upper conductive layer, and a copper seed film, followed by an electrochemical plating process; Performing a chemical mechanical polishing process to remove a copper film, an upper conductive layer, a dielectric film, and a lower conductive layer except for the cavity pattern; A fourth step of partially etching the lower conductive layer and the upper conductive layer; A fifth step of sequentially depositing a diffusion barrier film and a second insulating film; After the photolithography process and the etching process are performed to pattern the trench pattern and the via contact hole, the barrier metal and the copper seed layer are deposited, and then the electrochemical plating process and the chemical mechanical polishing process are performed to form the upper metal wiring. It characterized by comprising;

본 발명에 따른 반도체 소자의 MIM 커패시터 제조 방법에 의하면 신규의 장비투자 및 추가 공정을 고려하지 않고 기존의 장비 및 공정을 이용하여 커패시턴스 값을 증가시킬 수 있다. According to the method of manufacturing a MIM capacitor of a semiconductor device according to the present invention, capacitance value can be increased by using existing equipment and processes without considering new equipment investment and additional processes.

MIM 커패시터, 구리 상감법, 커패시턴스 MIM Capacitors, Copper Inlay, Capacitance

Description

반도체 소자의 ＭＩＭ 커패시터 제조 방법{Metal-insulator-metal capacitor manufacturing method for semiconductor device}MIM capacitor manufacturing method for a semiconductor device {Metal-insulator-metal capacitor manufacturing method for semiconductor device}

본 발명은 반도체 소자의 MIM 커패시터 제조 방법에 관한 것으로, 더욱 상세하게는 구리금속을 배선재료로 사용하는 다층 금속 배선 공정에서 상부 금속과 하부 금속으로 커패시터를 제작하는 반도체 소자의 MIM 커패시터 제조 방법에 관한 것이다.The present invention relates to a method of manufacturing a MIM capacitor of a semiconductor device, and more particularly, to a method of manufacturing a MIM capacitor of a semiconductor device for manufacturing a capacitor from a top metal and a bottom metal in a multilayer metal wiring process using copper metal as a wiring material. will be.

일반적으로 안정적인 특성을 요구하는 CMOS 로직 소자에 적용되는 아날로그 커패시터(analog capacitor)는 PIP(poly-insulator-poly), PIM(poly-insulator-metal), MIP(metal-insulator-poly), MIM(metal-insulator-metal) 등 다양한 구조로 형성되며, A/D 컨버터나 스위칭 커패시터 필터 분야의 핵심 기술로서 응용되고 있다. In general, analog capacitors applied to CMOS logic devices requiring stable characteristics include poly-insulator-poly (PIP), poly-insulator-metal (PIM), metal-insulator-poly (MIP), and metal (IMM). It is formed in various structures such as -insulator-metal and is applied as a core technology in the field of A / D converter or switching capacitor filter.

아날로그 커패시터가 PIP 구조일 경우에는 상부전극 및 하부전극을 도전성 폴리실리콘으로 사용하기 때문에 상·하부전극과 유전체 박막 계면에서 산화반응이 일어나 자연산화막이 형성되어 전체 커패시턴스 값(Capacitance value)이 작아지는 단점이 있다. 또한, 폴리실리콘층에 형성되는 공핍층(depletion region)으로 인하 여 커패시턴스 값이 작아지고, 이에 따라 고속 및 고주파 동작에 적합하지 않은 단점이 있다. When the analog capacitor has a PIP structure, since the upper electrode and the lower electrode are used as conductive polysilicon, an oxidation reaction occurs at the interface between the upper and lower electrodes and the dielectric thin film, thereby forming a natural oxide film, thereby reducing the overall capacitance value. There is this. In addition, due to the depletion region (depletion region) formed in the polysilicon layer, the capacitance value is small, thereby there is a disadvantage that is not suitable for high speed and high frequency operation.

이를 해결하기 위해 커패시터의 구조를 MIS 내지 MIM 구조로 변경하게 되었는데, 그 중에서도 MIM(metal-insulator-metal, 이하 'MIM'이라 한다) 커패시터는 비저항이 작고 내부에 공핍층에 의한 기생 커패시턴스(parasitic capacitance)가 없기 때문에 고성능 반도체 소자에 주로 이용되고 있다. In order to solve this problem, the structure of the capacitor has been changed from MIS to MIM structure. Among them, MIM (metal-insulator-metal) capacitor has a small resistivity and parasitic capacitance due to a depletion layer therein. ), It is mainly used for high performance semiconductor devices.

최근에는 알루미늄에 비하여 비저항이 낮은 구리를 사용하여 반도체 소자의 금속배선을 형성하는 기술이 도입되었고, 이에 따라 구리를 전극으로 사용한 MIM 구조의 다양한 커패시터가 제안되고 있다.Recently, a technique of forming a metal wiring of a semiconductor device using copper having a lower resistivity than aluminum has been introduced. Accordingly, various capacitors having a MIM structure using copper as an electrode have been proposed.

도 1a 내지 도 1i는 종래의 MIM 커패시터의 형성 공정을 설명하기 위한 단면도이다.1A to 1I are cross-sectional views for explaining a process of forming a conventional MIM capacitor.

첨부된 도 1a를 참조하면, 먼저 소정의 하부 구조물, 즉 반도체 기본 소자(도시되지 않음) 및 하부 금속배선(10)이 형성된 반도체 기판(1) 상에 확산방지막(20)을 증착시킨다. 이때 사용되는 확산방지막으로는 실리콘질화막(SiN)이 주로 사용된다.Referring to FIG. 1A, a diffusion barrier layer 20 is first deposited on a semiconductor substrate 1 on which a predetermined lower structure, that is, a semiconductor basic device (not shown) and a lower metal wiring 10 is formed. In this case, a silicon nitride film (SiN) is mainly used as the diffusion barrier.

첨부된 도 1b를 참조하면, 하부 도전층(30), 유전막(40), 상부 도전층(50), 식각 정지막(60)을 순차로 증착한다. 상기 하부 도전층(30)은 주로 Ti/TiN 복합막을 사용한다. 상기 유전막(40)은 절연파괴 및 누설전류에 강한 막으로서, 통상 실리콘질화막을 사용하며, 상기 상부 도전층(50)은 TiN막을 사용한다. 상기 식각 정지막(etch stop layer)은 후속 식각공정에서 식각 정지막으로서 역할을 수행하여 통상 실리콘질화막을 사용한다.Referring to FIG. 1B, the lower conductive layer 30, the dielectric layer 40, the upper conductive layer 50, and the etch stop layer 60 are sequentially deposited. The lower conductive layer 30 mainly uses a Ti / TiN composite film. The dielectric film 40 is a film resistant to dielectric breakdown and leakage current, and a silicon nitride film is generally used, and the upper conductive layer 50 is a TiN film. The etch stop layer serves as an etch stop layer in a subsequent etching process, so that a silicon nitride layer is usually used.

첨부된 도 1c를 참조하면, 감광막(도시되지 않음)을 도포한 후 MIM 커패시터의 상부 전극의 사진/식각 공정을 진행하여 상부 도전층(50)을 패터닝한다. 이후 감광막 스트립 공정을 진행하고나서 다시 감광막(도시되지 않음)을 도포한 후 MIM 커패시터의 하부 전극의 사진/식각 공정을 진행하여 하부 도전층(30)을 패터닝한다.Referring to FIG. 1C, the upper conductive layer 50 is patterned by applying a photoresist film (not shown) and then performing a photo / etch process of the upper electrode of the MIM capacitor. Thereafter, after the photoresist strip process is performed, the photoresist layer (not shown) is applied again, and then the lower conductive layer 30 is patterned by performing a photo / etch process of the lower electrode of the MIM capacitor.

첨부된 도 1d를 참조하면, 절연층(71, 72)을 증착하고 화학적기계적 연마(chemical-mechanical polish, 이하 'CMP'라 한다) 공정을 진행하여 평탄화한다. 이후 소정 두께의 절연층(73)을 추가로 증착할 수도 있다.Referring to FIG. 1D, the insulating layers 71 and 72 are deposited and planarized by performing a chemical-mechanical polish (CMP) process. Thereafter, an insulating layer 73 having a predetermined thickness may be further deposited.

첨부된 도 1e를 참조하면, 상기 상부 전극(50)과 하부 전극(30)에 형성되는 콘택홀(81, 이하 '전극 비아콘택홀'라 한다)을 패터닝한다. 상기 전극 비아콘택홀의 형성은 사진/식각 공정을 통해 형성되며, 이때 상기 유전막(40)과 상기 식각 정지막(60)은 정지막으로서 역할을 수행하며 전극 비아콘택홀(81) 하부에는 실리콘 질화막이 잔존하게 된다.Referring to FIG. 1E, the contact holes 81 (hereinafter, referred to as “electrode via contact holes”) formed in the upper electrode 50 and the lower electrode 30 are patterned. The electrode via contact hole is formed through a photo / etch process, wherein the dielectric layer 40 and the etch stop layer 60 serve as a stop layer, and a silicon nitride layer is formed under the electrode via contact hole 81. It remains.

첨부된 도 1f를 참조하면, 상기 하부 금속배선(10), 즉 일반 로직영역의 금속배선 상에 비아콘택홀(82)을 형성한다. 상기 비아콘택홀(82) 형성은 사진/식각 공정을 통해 형성되며, 이때 상기 확산방지막(20)은 식각 정지막으로서 역할을 수행하며 비아콘택홀 하부에는 실리콘질화막이 잔존하게 된다.Referring to FIG. 1F, a via contact hole 82 is formed on the lower metal wiring 10, that is, the metal wiring of the general logic region. The via contact hole 82 is formed through a photo / etch process, wherein the diffusion barrier 20 serves as an etch stop layer and a silicon nitride film remains under the via contact hole.

첨부된 도 1g를 참조하면, 금속배선을 위한 트랜치 패턴(83)을 형성한다. 이때 상기 비아콘택홀(82)과 전극 비아콘택홀(81)을 노볼락(nobolac, 도시되지 않음) 으로 막고나서 트랜치 사진/식각 공정을 진행하여 상기 트랜치 패턴(83)을 형성한다.Referring to FIG. 1G, a trench pattern 83 for metal wiring is formed. At this time, the via contact hole 82 and the electrode via contact hole 81 are blocked with a novolac (not shown), and then a trench photo / etch process is performed to form the trench pattern 83.

첨부된 도 1h를 참조하면, 상기 비아콘택홀(82) 및 전극 비아콘택홀(81) 하부에 잔존하는 실리콘질화막을 제거한 후 배리어 메탈(barrier metal, 도시되지 않음) 및 구리 시드막(seed layer, 도시되지 않음)을 증착한다. 이후 전기화학적 도금(electro-chemical plating, 이하 'ECP'라 한다) 공정을 진행하여 구리막을 성장시키고나서 구리 CMP 공정을 진행하여 금속 배선(90)을 형성한다.Referring to FIG. 1H, a barrier metal (not shown) and a copper seed layer may be removed after removing the silicon nitride layer remaining under the via contact hole 82 and the electrode via contact hole 81. (Not shown). Thereafter, electro-chemical plating (hereinafter, referred to as 'ECP') process is performed to grow a copper film, and then a copper CMP process is performed to form a metal interconnection 90.

종래의 MIM 커패시터의 공정에 있어서 유효 면적 대비 커패시터 값이 작은 문제가 있으며, 커패시턴스 값을 높이기 위해서는 커패시터 면적을 크게 하거나 절연막으로써 고유전율을 갖는 막을 사용해야 한다.In the conventional MIM capacitor process, there is a problem in that the capacitor value is small compared to the effective area, and in order to increase the capacitance value, a capacitor having a large dielectric constant or an insulating film having a high dielectric constant should be used.

먼저 커패시터 면적을 크게 하는 경우는 칩(chip) 면적이 커지는 단점이 있으며, 고유전막을 사용하는 경우는 새로운 장비 투자나 공정을 개발해야 하는 단점이 있다. First, when the capacitor area is increased, the chip area becomes large, and when using a high dielectric film, there is a disadvantage that a new equipment investment or a process must be developed.

또한, 구리금속을 배선재료로 사용하는 다층 금속 배선 공정에서 하부 커패시터 메탈 패턴을 크게 가져 갈 경우 구리(Cu) CMP 시에 디싱(Dishing) 현상으로 인하여 정확한 커패시턴스 값을 얻을 수 없을 뿐만 아니라 이로 인하여 아날로그 소자(Analog Device)의 특성, 누설전류(Leakage current) 및 파괴 전압(Breakdown Voltage)의 저하를 가져와 신뢰성에 문제를 가져오고 있다.In addition, in the multilayer metal wiring process using copper metal as a wiring material, if the lower capacitor metal pattern is large, accurate capacitance value may not be obtained due to dishing at the time of copper (Cu) CMP. The characteristics of the device (Analog Device), leakage current (Breakage current) and breakdown voltage (Breakdown Voltage) has been brought down, causing problems in reliability.

따라서 본 발명은 상술한 제반 문제점을 해결하고자 안출된 것으로, 기존의 커패시터 면적에서 보다 큰 커패시턴스 값을 확보함으로써 반도체 칩 크기(chip size)를 최소화할 수 있는 반도체 소자의 MIM 커패시터 제조 방법을 제공함에 그 목적이 있다.Accordingly, the present invention has been made to solve the above-mentioned problems, and provides a method of manufacturing a MIM capacitor of a semiconductor device that can minimize the semiconductor chip size by securing a larger capacitance value in the existing capacitor area. There is a purpose.

상술한 바와 같은 목적을 구현하기 위한 본 발명의 반도체 소자의 MIM 커패시터 제조 방법은 포토리소그래피 공정 및 식각공정을 수행하여 하부 금속 배선이 형성된 반도체 기판 상의 제1 절연막 및 확산방지막을 선택적으로 제거함으로써 MIM 형성 영역에 공동 패턴을 형성하는 제1 단계; 하부 도전층, 유전막, 상부 도전층 및 구리 시드막을 순차로 증착한 후 전기화학적 도금 공정을 진행하여 구리막을 형성하는 제2 단계; 화학적기계적 연마 공정을 진행하여 상기 공동 패턴을 제외한 부분의 구리막, 상부 도전층, 유전막 및 하부 도전층을 제거하는 제3 단계; 상기 하부 도전층 및 상부 도전층을 부분 식각하는 제4 단계; 확산 방지막 및 제2 절연막을 순차로 증착하는 제5 단계; 그리고 포토리소그래피 공정 및 식각공정을 수행하여 트랜치 패턴 및 비아콘택홀을 패터닝하고나서 배리어 메탈 및 구리 시드막을 증착한 후 전기화학적 도금 공정과 화학적기계적 연마 공정을 진행하여 상부 금속 배선을 형성하는 제6 단계;를 포함하여 이루어진 것을 특징으로 한다.The MIM capacitor manufacturing method of the semiconductor device of the present invention for achieving the above object is formed by performing a photolithography process and an etching process to selectively remove the first insulating film and the diffusion barrier on the semiconductor substrate on which the lower metal wiring is formed Forming a cavity pattern in the region; A second step of forming a copper film by sequentially depositing a lower conductive layer, a dielectric film, an upper conductive layer, and a copper seed film, followed by an electrochemical plating process; Performing a chemical mechanical polishing process to remove a copper film, an upper conductive layer, a dielectric film, and a lower conductive layer except for the cavity pattern; A fourth step of partially etching the lower conductive layer and the upper conductive layer; A fifth step of sequentially depositing a diffusion barrier film and a second insulating film; After the photolithography process and the etching process are performed to pattern the trench pattern and the via contact hole, the barrier metal and the copper seed layer are deposited, and then the electrochemical plating process and the chemical mechanical polishing process are performed to form the upper metal wiring. It characterized by comprising;

또한, 상기 제2 단계는 상기 하부 도전층, 유전막, 상부 도전층을 각각 TiN, SiN, TiN막으로 형성하는 것을 특징으로 한다.In the second step, the lower conductive layer, the dielectric film, and the upper conductive layer are formed of TiN, SiN, and TiN films, respectively.

또한, 상기 제4 단계는 20 ~ 50mTorr의 압력, 1000 ~ 2000W의 소오스 전원, 1500 ~ 2000W의 바이어스 전원, 10 ~ 20SCCM의 Cl2 가스, 5 ~ 10SCCM의 BCl3 가스, 100 ~ 300SCCM의 Ar 가스로 이루어진 공정조건으로 플라즈마 식각하는 것을 특징으로 한다.In addition, the fourth step is a pressure of 20 ~ 50mTorr, source power of 1000 ~ 2000W, bias power of 1500 ~ 2000W, Cl 2 gas of 10 ~ 20SCCM, BCl 3 gas of 5 ~ 10SCCM, Ar gas of 100 ~ 300SCCM Plasma etching is performed by the process conditions made.

본 발명에 따른 반도체 소자의 MIM 커패시터 제조 방법에 의하면 신규의 장 비투자 및 추가 공정을 고려하지 않고 기존의 장비 및 공정을 이용하여 커패시턴스 값을 증가시킬 수 있다. According to the method of manufacturing a MIM capacitor of a semiconductor device according to the present invention, capacitance value can be increased by using existing equipment and processes without considering new equipment investment and additional processes.

따라서 기존의 커패시터 면적에 더 큰 커패시터 값을 확보함으로써 칩 크기를 최소화하는 것이 가능할 뿐만 아니라 공정의 단순화로 인하여 생산원가를 절감할 수 있는 효과가 있다. Therefore, it is possible not only to minimize the chip size by securing a larger capacitor value in the existing capacitor area, but also to reduce the production cost due to the simplification of the process.

즉 기존에는 하부 도전층 및 상부 도전층을 패터닝하기 위해서 두개의 포토리소그래피 공정이 필요하지만, 본 발명에 따른 반도체 소자의 MIM 커패시터 제조 방법에 의하면 하나의 포토리소그래피 공정으로 줄일 수 있는 장점이 있다. That is, two photolithography processes are required in order to pattern the lower conductive layer and the upper conductive layer, but according to the method of manufacturing a MIM capacitor of a semiconductor device according to the present invention, there is an advantage that it can be reduced to one photolithography process.

또한 본 발명에 따른 반도체 소자의 MIM 커패시터 제조 방법에 의하면 안정적인 커패시턴스 값을 얻을 수 있고, 누설전류 및 파괴 전압의 열화를 방지함으로써 신뢰도가 우수한 커패시터 형성할 수 있는 것이다.In addition, according to the method of manufacturing a MIM capacitor of a semiconductor device according to the present invention, a stable capacitance value can be obtained, and a capacitor having excellent reliability can be formed by preventing degradation of leakage current and breakdown voltage.

도 2a 내지 도 2f는 본 발명의 일실시예에 따른 반도체 소자의 MIM 커패시터 제조 방법을 설명하기 위한 단면도이다.2A to 2F are cross-sectional views illustrating a method of manufacturing a MIM capacitor of a semiconductor device according to an embodiment of the present invention.

본 발명의 일실시예에 따른 반도체 소자의 MIM 커패시터 제조 방법은 제1 단계 내지 제6 단계를 포함하여 이루어져 있다.A method of manufacturing a MIM capacitor of a semiconductor device according to an embodiment of the present invention includes first to sixth steps.

첨부된 도 2a를 참조하면, 상기 제1 단계는 포토리소그래피 공정 및 식각공정을 수행하여 하부 금속 배선(10)이 형성된 반도체 기판(1) 상의 제1 절연막(710) 및 확산방지막(20)을 선택적으로 제거함으로써 MIM 형성 영역에 공동(cavity) 패턴 을 형성하는 단계이다. Referring to FIG. 2A, in the first step, the first insulating film 710 and the diffusion barrier film 20 are selectively formed on the semiconductor substrate 1 on which the lower metal wiring 10 is formed by performing a photolithography process and an etching process. By removing it, a cavity pattern is formed in the MIM formation region.

여기서 형성되는 공동의 형상은 통상 사각형으로 이루어질 수 있으며, 필요에 따라서는 일정한 폭을 가지는 것으로서 다양한 형상으로 형성될 수 있다. 예를 들어 머리빗(comb) 형상 또는 구불구불한 형상(serpentine)으로 형성될 수 있다.The shape of the cavity formed here may be generally rectangular, and may be formed in various shapes as needed with a constant width. For example, it may be formed in a comb shape or a serpentine shape.

첨부된 도 2b를 참조하면, 상기 제2 단계는 하부 도전층(300), 유전막(400), 상부 도전층(500) 및 구리 시드막(도시되지 않음)을 순차로 증착한 후 전기화학적 도금 공정을 진행하여 구리막(600)을 형성하는 단계이다. Referring to FIG. 2B, the second step is an electrochemical plating process after depositing the lower conductive layer 300, the dielectric layer 400, the upper conductive layer 500, and the copper seed layer (not shown). Proceeding to form the copper film 600.

여기서 상기 하부 도전층(300), 유전막(400), 상부 도전층(500)을 각각 TiN, SiN, TiN막으로 형성하는 것이 바람직하다. The lower conductive layer 300, the dielectric film 400, and the upper conductive layer 500 may be formed of TiN, SiN, and TiN films, respectively.

첨부된 도 2c를 참조하면, 상기 제3 단계는 화학적기계적 연마 공정을 진행하여 상기 공동 패턴을 제외한 부분의 구리막(600), 상부 도전층(500), 유전막(400) 및 하부 도전층(300)을 제거하는 단계이다. Referring to FIG. 2C, in the third step, the chemical mechanical polishing process may be performed to remove the copper pattern 600, the upper conductive layer 500, the dielectric layer 400, and the lower conductive layer 300 except for the cavity pattern. ) Step.

따라서 종래의 기술에 의하면 두 차례의 사진/식각 공정에 의하여 상부 도전층, 유전막 및 하부 도전층을 패터닝하는 것에 비하여, 본 발명의 일 실시예에 따른 반도체 소자의 MIM 커패시터 제조 방법에서는 상부 도전층, 유전막 및 하부 도전층이 동시에 패터닝되는 것이다.Therefore, according to the related art, in the method of manufacturing a MIM capacitor of a semiconductor device according to an embodiment of the present invention, the upper conductive layer, The dielectric film and the lower conductive layer are patterned at the same time.

첨부된 도 2d를 참조하면, 상기 상부 도전층(500)과 하부 도전층(300) 사이에 발생할 수 있는 단락(short)를 방지하기 위해 제4 단계는 상기 하부 도전층(300) 및 상부 도전층(500)을 부분 식각하는 단계이다. Referring to FIG. 2D, in order to prevent a short circuit that may occur between the upper conductive layer 500 and the lower conductive layer 300, the fourth step may include the lower conductive layer 300 and the upper conductive layer. 500 is partially etched.

여기서 20 ~ 50mTorr의 압력, 1000 ~ 2000W의 소오스 전원, 1500 ~ 2000W의 바이어스 전원, 10 ~ 20SCCM의 Cl2 가스, 5 ~ 10SCCM의 BCl3 가스, 100 ~ 300SCCM의 Ar 가스로 이루어진 공정조건으로 플라즈마 식각하는 것이 바람직하다. 따라서 상기 상부 도전층(500)과 및 하부 도전층(300)과 상기 구리막(600) 또는 유전막(400)과의 식각 선택비를 높일 수 있는 것이다.Plasma etched with process conditions consisting of a pressure of 20 to 50 mTorr, a source power of 1000 to 2000 W, a bias power of 1500 to 2000 W, a Cl 2 gas of 10 to 20 SCCM, a BCl 3 gas of 5 to 10 SCCM, and an Ar gas of 100 to 300 SCCM It is desirable to. Therefore, the etching selectivity of the upper conductive layer 500, the lower conductive layer 300, and the copper layer 600 or the dielectric layer 400 may be increased.

첨부된 도 2e를 참조하면, 상기 제5 단계는 확산 방지막(20) 및 제2 절연막(720)을 순차로 증착하는 단계이다. 상기 확산 방지막(20)으로는 실리콘질화막을 사용하는 것이 바람직하고, 제2 절연막(720)은 CVD 방식으로 증착되는 실리콘산화막(SiO2) 계열의 절연막으로 형성하는 것이 바람직하다.Referring to FIG. 2E, the fifth step is sequentially depositing the diffusion barrier 20 and the second insulating layer 720. It is preferable to use a silicon nitride film as the diffusion barrier 20, and the second insulating film 720 is preferably formed of a silicon oxide film (SiO 2 ) -based insulating film deposited by a CVD method.

첨부된 도 2f를 참조하면, 상기 제6 단계는 포토리소그래피 공정 및 식각공정을 수행하여 트랜치 패턴 및 비아콘택홀을 패터닝하고나서 배리어 메탈(도시되지 않음) 및 구리 시드막(도시되지 않음)을 증착한 후 전기화학적 도금 공정과 화학적기계적 연마 공정을 진행하여 상부 금속 배선(700)을 형성하는 단계이다. Referring to FIG. 2F, the sixth step is performed by performing a photolithography process and an etching process to pattern trench patterns and via contact holes, and then depositing a barrier metal (not shown) and a copper seed layer (not shown). Afterwards, an electrochemical plating process and a chemical mechanical polishing process are performed to form the upper metal wiring 700.

따라서 본 발명의 일 실시예에 따른 반도체 소자의 MIM 커패시터 제조 방법에 의하면 기존의 커패시터 면적에 더 큰 커패시터 값을 확보함으로써 칩 크기를 최소화하는 것이 가능할 뿐만 아니라 공정의 단순화로 인하여 생산원가를 절감할 수 있는 것이다. Therefore, according to the method of manufacturing a MIM capacitor of a semiconductor device according to an embodiment of the present invention, it is possible not only to minimize the chip size by securing a larger capacitor value in the existing capacitor area but also to reduce the production cost due to the simplification of the process. It is.

본 발명은 전술한 실시 예에 한정되지 아니하고 본 발명의 기술적 요지를 벗어나지 아니하는 범위 내에서 다양하게 수정·변형되어 실시될 수 있음은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어서 자명한 것이다.It is apparent to those skilled in the art that the present invention is not limited to the above-described embodiments and can be practiced in various ways within the scope not departing from the technical gist of the present invention. It is.

도 1a 내지 도 1h는 종래의 MIM 커패시터의 형성 공정을 설명하기 위한 단면도,1A to 1H are cross-sectional views illustrating a process of forming a conventional MIM capacitor;

도 2a 내지 도 2f는 본 발명의 일실시예에 따른 반도체 소자의 MIM 커패시터 제조 방법을 설명하기 위한 단면도.2A to 2F are cross-sectional views illustrating a method of manufacturing a MIM capacitor of a semiconductor device according to an embodiment of the present invention.

*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

1 : 반도체 기판 10 : 하부 금속배선1 semiconductor substrate 10 lower metal wiring

20 : 확산방지막 30, 300 : 하부 도전층, 하부 전극20: diffusion barrier 30, 300: lower conductive layer, lower electrode

40, 400 : 유전막 50, 500 : 상부 도전층, 상부 전극40, 400: dielectric film 50, 500: upper conductive layer, upper electrode

60 : 식각 정지막 70 : 절연층60: etching stop film 70: insulating layer

81 : 전극 비아콘택홀 82 : 비아콘택홀81: electrode via contact hole 82: via contact hole

83 : 트랜치 패턴 90 : 금속배선83: trench pattern 90: metal wiring

600 : 구리막 700 : 상부 금속 배선600: copper film 700: upper metal wiring

710 : 제1 절연막 720 : 제2 절연막710: first insulating film 720: second insulating film

Claims (3)

포토리소그래피 공정 및 식각공정을 수행하여 하부 금속 배선이 형성된 반도체 기판 상의 제1 절연막 및 확산방지막을 선택적으로 제거함으로써 MIM 형성 영역에 공동 패턴을 형성하는 제1 단계; 하부 도전층, 유전막, 상부 도전층 및 구리 시드막을 순차로 증착한 후 전기화학적 도금 공정을 진행하여 구리막을 형성하는 제2 단계; 화학적기계적 연마 공정을 진행하여 상기 공동 패턴을 제외한 부분의 구리막, 상부 도전층, 유전막 및 하부 도전층을 제거하는 제3 단계; 상기 하부 도전층 및 상부 도전층을 부분 식각하는 제4 단계; 확산 방지막 및 제2 절연막을 순차로 증착하는 제5 단계; 그리고 포토리소그래피 공정 및 식각공정을 수행하여 트랜치 패턴 및 비아콘택홀을 패터닝하고나서 배리어 메탈 및 구리 시드막을 증착한 후 전기화학적 도금 공정과 화학적기계적 연마 공정을 진행하여 상부 금속 배선을 형성하는 제6 단계;를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 MIM 커패시터 제조 방법.Performing a photolithography process and an etching process to selectively remove the first insulating layer and the diffusion barrier on the semiconductor substrate on which the lower metal lines are formed to form a cavity pattern in the MIM formation region; A second step of forming a copper film by sequentially depositing a lower conductive layer, a dielectric film, an upper conductive layer, and a copper seed film, followed by an electrochemical plating process; Performing a chemical mechanical polishing process to remove a copper film, an upper conductive layer, a dielectric film, and a lower conductive layer except for the cavity pattern; A fourth step of partially etching the lower conductive layer and the upper conductive layer; A fifth step of sequentially depositing a diffusion barrier film and a second insulating film; After the photolithography process and the etching process are performed to pattern the trench pattern and the via contact hole, the barrier metal and the copper seed layer are deposited, and then the electrochemical plating process and the chemical mechanical polishing process are performed to form the upper metal wiring. MIM capacitor manufacturing method of a semiconductor device comprising a. 제1항에 있어서, 상기 제2 단계는 상기 하부 도전층, 유전막, 상부 도전층을 각각 TiN, SiN, TiN막으로 형성하는 것을 특징으로 하는 반도체 소자의 MIM 커패시터 제조 방법.The method of claim 1, wherein the second step comprises forming the lower conductive layer, the dielectric layer, and the upper conductive layer into TiN, SiN, and TiN layers, respectively. 제1항에 있어서, 상기 제4 단계는 20 ~ 50mTorr의 압력, 1000 ~ 2000W의 소오스 전원, 1500 ~ 2000W의 바이어스 전원, 10 ~ 20SCCM의 Cl2 가스, 5 ~ 10SCCM의 BCl3 가스, 100 ~ 300SCCM의 Ar 가스로 이루어진 공정조건으로 플라즈마 식각하는 것을 특징으로 하는 반도체 소자의 MIM 커패시터 제조 방법.The method of claim 1, wherein the fourth step is a pressure of 20 ~ 50mTorr, source power of 1000 ~ 2000W, bias power of 1500 ~ 2000W, Cl 2 gas of 10 ~ 20SCCM, BCl 3 gas of 5 ~ 10SCCM, 100 ~ 300SCCM A method of manufacturing a MIM capacitor of a semiconductor device, characterized in that the plasma etching process conditions consisting of Ar gas.
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Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100387265B1 (en) 2000-12-29 2003-06-12 주식회사 하이닉스반도체 Method of manufacturing a metal wiring and a capacitor in a semiconductor device
KR20040060490A (en) * 2002-12-30 2004-07-06 동부전자 주식회사 Method of manufacturing semiconductor device
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