KR100579892B1 - 반도체 소자의 콘택홀 및 비아홀 형성 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 콘택홀 및 비아홀 제조 공정에 있어서, 순차적인 열처리 공정으로 아웃-개싱(out-gassing)을 해결할 수 있는 반도체 소자의 콘택홀 및 비아홀 형성 방법에 관한 것이다. 본 발명에 따른 반도체 소자의 콘택홀 및 비아홀 형성 방법은, 반도체 기판 상에 소정 영역에 비아홀 또는 콘택홀을 형성하고 클리닝 처리하는 단계; 상기 비아홀 또는 콘택홀 내부에 온도와 압력을 순차적으로 증감시키는 열처리를 실시하는 단계; 상기 비아홀 또는 콘택홀의 코너부를 식각하여 클리핑(clipping)시키는 단계; 및 상기 순차적으로 열처리된 상기 비아홀 또는 콘택홀 내부에 장벽 금속(barrier metal) 및 텅스텐-플러그(W-plug)를 증착하는 단계를 포함한다. 본 발명에 따르면 텅스텐-플러그의 증착 시에 갭 충진 불량으로 발생하는 수율 저하 및 신뢰성 저하를 방지할 수 있고, 또한, 콘택홀이나 비아홀의 CD(Critical Dimension)이 더욱 줄어드는 차세대 반도체 소자에 적용할 수 있다.
비아홀, 콘택홀, 열처리, 어닐링, 증착, 아웃-개싱, 클리핑

Description

반도체 소자의 콘택홀 및 비아홀 형성 방법 {A method for manufacturing contact hole and via hole of a semiconductor device}
도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 콘택홀 및 비아홀 제조 방법을 나타내는 공정 흐름도이다.
도 2a 내지 도 2h는 본 발명에 따른 반도체 소자의 콘택홀 및 비아홀 형성 방법을 나타내는 공정 흐름도이다.
본 발명은 반도체 소자의 콘택홀 및 비아홀 형성 방법에 관한 것으로, 보다 구체적으로, 반도체 소자의 콘택홀 및 비아홀 제조 공정에 있어서, 순차적인 열처리 공정으로 아웃-개싱(out-gassing)을 해결할 수 있는 반도체 소자의 콘택홀 및 비아홀 형성 방법에 관한 것이다.
반도체 소자의 제조 공정 중에서, 비아홀 또는 콘택홀 형성 공정은 감광막 마스크 패턴 처리 이후, 반응성 이온 식각(Reactive Ion Etching: RIE)이라는 건식 식각 기술을 통해서 홀을 형성하고, 감광막을 제거하기 위해 애싱(ashing) 처리하며, 세정을 위해 클리닝(cleaning) 공정을 실시하고 있다. 그러나 디자인룰(design rule)이 엄격해짐에 따라 클리닝 이후의 열처리 공정에서 상기 비아홀 또는 콘택홀 내에 침투했던 수분이 완전히 빠져나가지 못해 후속 장벽 금속 및 텅스텐-플러그 증착 공정에서 갭 충진시 불량이 발생하게 되는데, 이하, 도 1a 내지 도 1e를 참조하여 구체적으로 설명한다.
도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 콘택홀 및 비아홀 제조 방법을 나타내는 공정 흐름도이다.
기존의 비아홀 또는 콘택홀을 형성하는 방법은 먼저 하부 금속 또는 폴리실리콘(11) 상에 반사방지막(ARC: 13)을 형성하고, 그 상부에 금속전 유전체막(Pre-Metal Dielectric: PMD)(15)을 형성하며, 그 상부에 감광막 마스크 패턴(17)을 형성한다(도 1a 참조). 여기서, 도면부호 A는 콘택홀이나 비아홀을 형성하기 위해 식각할 부위를 나타낸다.
이후, 상기 감광막 마스크 패턴(17)이 형성된 곳에 CF4 또는 C3F8과 같은 식각 가스를 이용하여 상기 PMD(15')를 식각한다. 여기서, 도면부호 B는 PMD의 식각 부위로서 콘택홀이나 비아홀을 나타낸다(도 1b 참조).
이후, 애싱 처리하고, 주로 아민 계열의 솔벤트류를 이용하여 감광막 찌꺼기를 제거하고 증류수(DI)로 린스(rinse) 처리한다(도 1c 참조).
이후, 수소(H2) 분위기 또는 질소(N2) 분위기에서 통상 500-800℃의 온도에서 열처리하여 수분을 증발시킨 후, 장벽 금속(19)을 증착하고(도 1d 참조), 이후 텅스텐-플러그(21)를 증착한다(도 1e 참조).
그러나 이와 같이 형성된 비아홀 또는 콘택홀 내에 수분이 남아 있을 경우, 장벽 금속 증착(19) 및 텅스텐-플러그(21) 증착 시에 도면부호 C로 도시된 바와 같이 아웃-개싱(out-gassing)으로 인해 증착에 방해를 받고 갭 충진에 영향을 받는다는 문제점이 있다.
상기 문제점을 해결하기 위한 본 발명의 목적은 클리닝 공정 이후의 열처리(annealing) 공정에서 순차적인 주기로 열처리하여 갭 충진시의 아웃-개싱 문제점을 해결할 수 있는 반도체 소자의 콘택홀 및 비아홀 형성 방법을 제공하기 위한 것이다.
상기 목적을 달성하기 위한 수단으로서, 본 발명에 따른 반도체 소자의 콘택홀 및 비아홀 형성 방법은,
반도체 기판 상에 소정 영역에 비아홀 또는 콘택홀을 형성하고 클리닝 처리하는 단계;
상기 비아홀 또는 콘택홀 내부에 온도와 압력을 순차적으로 증감시키는 열처리를 실시하는 단계;
상기 비아홀 또는 콘택홀의 코너부를 식각하여 클리핑(clipping)시키는 단계; 및
상기 순차적으로 열처리된 상기 비아홀 또는 콘택홀 내부에 장벽 금속(barrier metal) 및 텅스텐-플러그(W-plug)를 증착하는 단계
를 포함한다.
여기서, 상기 비아홀 또는 콘택홀의 코너부를 식각하여 클리핑시키는 단계는, 400℃의 온도에서 헬륨(He) 플라즈마로 30초간 처리하는 단계; 10E-6 토르(torr)까지 감압한 후 30초간 유지하는 단계; 다시 상기 헬륨 플라즈마로 30초간 처리하는 단계; 및 다시 10E-6 토르(torr)까지 감압한 후 30초간 유지하는 단계를 포함한다.
여기서, 상기 온도와 압력을 순차적으로 증감시키는 열처리를 실시하는 단계는, 550℃로 온도를 증가시킨 후, 30분간 수소(H2) 분위기를 유지하는 단계; 다시 10E-3 토르(torr)까지 감압한 후 30초간 유지하는 단계; 및 700℃로 온도를 증가시킨 후, 헬륨 또는 아르곤(Ar) 분위기에서 5분간을 유지하다가 서서히 온도를 내리는 단계를 포함한다.
여기서, 상기 온도를 증감시키는 소스로 램프 히팅(lamp heating) 방식을 사용하는 것을 특징으로 한다.
본 발명에 따르면, 반도체 기판 상에 소정 영역에 비아홀 또는 콘택홀을 형성하고 클리닝 처리한 후, 비아홀 또는 콘택홀 내부에 온도와 압력을 순차적으로 증감시키는 열처리를 실시함으로써, 종래 기술에서 발생하던 아웃-개싱을 방지함으로써 수율 및 반도체 소자의 신뢰성을 향상시킬 수 있다.
이하, 첨부된 도면을 참조하여, 본 발명의 실시예에 따른 반도체 소자의 콘택홀 및 비아홀 형성 방법을 상세히 설명한다.
도 2a 내지 도 2h는 본 발명에 따른 반도체 소자의 콘택홀 및 비아홀 형성 방법을 나타내는 공정 흐름도이다.
도 2a 내지 도 2h를 참조하면, 본 발명에 따른 반도체 소자의 콘택홀 및 비아홀 형성 방법은, 먼저 하부 금속 또는 폴리실리콘(31) 상에 반사방지막(ARC: 33)을 형성하고, 그 상부에 금속전 유전체막(PMD)(35)을 형성하며, 그 상부에 감광막 마스크 패턴(37)을 형성한다(도 2a 참조). 여기서, 도면부호 D는 식각할 부위를 나타낸다.
이후, 상기 감광막 마스크 패턴(37)이 형성된 곳에 CF4 또는 C3F8과 같은 식각 가스를 이용하여 상기 PMD(35')를 식각하여 콘택홀 또는 비아홀을 형성한다. 여기서, 도면부호 E는 PMD의 식각 부위인 콘택홀 또는 비아홀을 나타낸다(도 2b 참조).
이후, 상기 감광막(37)을 제거하기 위해 애싱 처리하고, 주로 아민 계열의 솔벤트류를 이용하여 감광막 찌꺼기를 제거하고 증류수(DI)로 린스(rinse) 처리한다(도 2c 참조).
전술한 도 2a 내지 도 2c까지의 비아홀 또는 콘택홀 형성 후 솔벤트류에 의한 감광막(37) 제거 및 DI 린스까지는 기존의 공정과 동일하다.
이후, 다음과 같은 순서로 순차적으로 열처리를 수행하게 된다.
1) 400℃의 온도에서 헬륨(He) 플라즈마로 30초간 처리한다(도면 2d 참조). 이때, 상기 헬륨 대신에 아르곤(Ar)을 사용할 수도 있다. 또한, 상기 반도체 기판 의 온도 소스로 램프 히팅(lamp heating) 방식을 사용할 수 있다. 여기서, 도면부호 F는 상기 콘택홀 또는 비아홀 상부의 코너부로서, 상기 헬륨 플라즈마 처리로 클리핑(clipping)된 부위를 나타내며, 이후 갭 충진을 용이하게 한다.
2) 10E-6 토르(torr)까지 감압한 후 30초간 유지한다.
3) 다시 헬륨 플라즈마로 30초간 처리한다.
4) 다시 10E-6 토르(torr)까지 감압한 후 30초간 유지한다.
5) 550℃로 온도를 증가시킨 후, 30분간 수소(H2) 분위기를 유지한다(도면 2e 참조).
6) 다시 10E-3 토르(torr)까지 감압한 후 30초간 유지한다.
7) 700℃로 온도를 증가시킨 후, 헬륨 분위기에서 5분간을 유지하다가 서서히 온도를 내린다(도 2f 참조).
상기와 같은 순차적인 열처리 공정 이후에, 장벽 금속(39)을 증착하고(도 2g 참조), 이후 텅스텐-플러그(41)를 증착한다(도 2h 참조). 이때, 콘택홀 또는 비아홀 내의 수분이 완전히 제거되어 텅스텐-플러그(41) 증착 시에 갭 충진 불량이 발생하지 않게 된다. 또한, 상기 헬륨 플라즈마 처리로 상기 콘택홀 또는 비아홀 상부의 코너부가 클리핑(clipping)되어 갭 충진이 용이해지게 된다.
위에서 발명을 설명하였지만, 이러한 실시예는 이 발명을 제한하려는 것이 아니라 예시하려는 것이다. 이 발명이 속하는 분야의 숙련자에게는 이 발명의 기술 사항을 벗어남이 없어 위 실시예에 대한 다양한 변화나 변경 또는 조절이 가능 함이 자명할 것이다. 그러므로 본 발명의 보호 범위는 첨부된 청구 범위에 의해서만 한정될 것이며, 위와 같은 변화예나 변경예 또는 조절예를 모두 포함하는 것으로 해석되어야 할 것이다.
본 발명에 따르면, 텅스텐-플러그의 증착 시에 갭 충진 불량으로 발생하는 수율 저하 및 신뢰성 저하를 방지할 수 있다. 또한, 본 발명에 따르면 콘택홀이나 비아홀의 CD(Critical Dimension)이 더욱 줄어드는 차세대 반도체 소자에 적용할 수 있다.

Claims (4)

  1. 반도체 기판 상에 소정 영역에 비아홀 또는 콘택홀을 형성하고 클리닝 처리하는 단계;
    2 이상의 단계로 이루어져 있으며, 상기 비아홀 또는 콘택홀 내부에 온도와 압력을 순차적으로 증감시키는 열처리를 실시하는 단계;
    상기 비아홀 또는 콘택홀의 코너부를 식각하여 클리핑(clipping)시키는 단계; 및
    상기 순차적으로 열처리된 상기 비아홀 또는 콘택홀 내부에 장벽 금속(barrier metal) 및 텅스텐-플러그(W-plug)를 증착하는 단계
    를 포함하는 반도체 소자의 콘택홀 및 비아홀 형성 방법.
  2. 제 1항에 있어서,
    상기 온도와 압력을 순차적으로 증감시키는 열처리를 실시하는 단계,
    400℃의 온도에서 헬륨(He) 플라즈마로 30초간 처리하는 단계;
    10E-6 토르(torr)까지 감압한 후 30초간 유지하는 단계;
    다시 상기 헬륨 플라즈마로 30초간 처리하는 단계; 및
    다시 10E-6 토르(torr)까지 감압한 후 30초간 유지하는 단계
    를 포함하는 반도체 소자의 콘택홀 및 비아홀 형성 방법.
  3. 제 2항에 있어서,
    상기 온도와 압력을 순차적으로 증감시키는 열처리를 실시하는 단계는
    550℃로 온도를 증가시킨 후, 30분간 수소(H2) 분위기를 유지하는 단계;
    다시 10E-3 토르(torr)까지 감압한 후 30초간 유지하는 단계; 및
    700℃로 온도를 증가시킨 후, 헬륨 또는 아르곤(Ar) 분위기에서 5분간을 유지하다가 서서히 온도를 내리는 단계
    를 더 포함하는 반도체 소자의 콘택홀 및 비아홀 형성 방법.
  4. 제 2항 또는 제 3항에 있어서,
    상기 온도를 증감시키는 소스로 램프 히팅(lamp heating) 방식을 사용하는 것을 특징으로 하는 반도체 소자의 콘택홀 및 비아홀 형성 방법.
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