KR100578258B1 - 디지털비디오신호기록/재생장치및방법 - Google Patents

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Abstract

재생 헤드들은 기록 헤드들보다 시스템 지연과 동일한 시간 기간 앞서서 테이프로부터 신호들을 재생한다. ECC 디코더는 각 재생 헤드로부터 수신된 신호의 에러를 정정한다. BRR 디코더는 ECC 디코더로부터 수신된 신호를 압축 해제(decompress)하고 디코딩한다. 은폐 회로(concealing circuit)는 BRR 디코더로부터수신된 신호를 보간한다. 은폐 회로의 출력 신호는 기록 시스템의 선택기로 되돌려 보내진다. 선택기는 입력 단자로부터 수신된 신호와 상기 재생된 신호 사이를 각 필드의 끝에서 스위칭을 한다. 필드내(intra-field) 인코딩 처리 또는 프레임내(intra-frame) 인코딩 처리는 압축 및 인코딩 처리로서 선택될 수 있다. 선택된 인코딩 처리를 나타내는 정보는 테이프 상에 기록된다.

Description

디지탈 비디오 신호를 기록/재생 장치 및 그 방법
본 발명은 기록 매체에 디지털 비디오 신호를 기록하고 기록 매체로부터 디지털 비디오 신호를 재생하는 디지털 비디오 신호 기록/재생 장치, 및 그 방법에 관한 것이다.
비디오 신호를 디지털 처리하는 신호 처리 장치(예를 들면, 고해상도 비디오 신호를 기록/재생하는 디지털 VTR(Video Tape Recorder)에 사용되는 신호 처리 장치)는 입력 화상 신호에 대하여 화상 압축 및 인코딩 처리를 수행한다. 압축되고 인코딩된 비디오 신호는 예를 들어 비디오 테이프에 기록된다.
인터레이스(interlace)된 비디오 신호들에 대한 압축과 디코딩 방법들로서, 프레임내 인코딩 처리와 필드내 인코딩 처리가 알려져 있다. 필드내 인코딩 처리의 압축 효율은 일반적으로 프레임내 인코딩 처리의 압축 효율보다 열등하다. 고해상도 비디오 신호의 정보량이 표준 해상도 비디오 신호의 정보량보다 약 5배 크기 때문에, 프레임내 압축 처리가 사용되어야 한다.
디지털 VTR에서, 화상들은 개개의 프레임들에서 편집될 수 있다. 그러나, 영화 필름에 기초하는 화상들도 편집될 수 있다. 그러므로, 개개의 필드들의 화상들을 편집할 필요성은 높다. 예를 들면, 25 프레임/초의 포맷을 갖는 영화 소재가 30 프레임/초의 포맷을 가지는 비디오 신호로 변환될 때, 장면 변화는 동일한 프레임의 두 필드들에서 발생할 수 있다. 이 경우, 화상은 각 필드에서 편집되어야 한다.
두 개의 VTR들(기록 VTR과 재생 VTR)을 사용하는 편집 방법 외에, 하나의 VTR을 사용하는 또 다른 편집 방법이 자주 사용된다. 후자의 방법에서, 테이프로부터 재생된 화상과 VTR에 입력될 화상이 편집된다. 편집된 화상은 기록된다. 하나의 VTR로 개개의 필드들의 화상들을 편집하는 편집 방법은 필드 편집 방법이라 한다.
필드 편집 방법이 프레임내 압축 및 인코딩 처리에서 수행될 때(즉,화상이 필드의 끝에서 편집되어야 하는 경우에), 예를 들어, 프레임은 필드들에서 서로 상관 관계가 거의 없는 화상들을 포함할 수 있다. 즉, 프레임내 압축 및 인코딩 처리가 수행될 때, 압축 효율은 개선되지 않는다. 게다가, 화상은 각 프레임에서 압축되기 때문에, 에러 정정 디코더의 출력 신호는 각 필드에서 편집될 수 없다.
그러므로, 본 발명의 목적은 화상들이 개개의 필드들에서 편집되게 하고, 압축 효율이 저하되지 않게 방지하는 디지털 비디오 신호 기록/재생 장치를 제공하는데 있다.
본 발명은 기록 매체에 디지털 비디오 신호를 기록하고 기록 매체로부터 디지털 비디오 신호를 재생하는 디지털 비디오 신호 기록/재생 장치이며:
입력 디지털 비디오 신호에 대해 압축 처리를 수행하는 제 1 인코더;
제 1 인코더로부터 수신된 압축 신호에 대해 에러 정정 코드 인코딩 처리를 수행하는 제 2 인코더;
제 2 인코더의 출력 신호를 기록 매체에 기록하는 기록 수단;
기록 매체로부터 신호를 재생하는 재생 수단;
상기 재생 수단으로부터 수신된 신호에 대해 에러 정정 코드 디코딩 처리를 수행하는 제 2 디코더;
상기 제 2 디코더의 출력 신호에 대해 압축 해제 처리를 수행하는 제 1 디코더; 및
상기 제 1 인코더의 전단에 배치되고, 상기 제 1 디코더에 의해 압축 해제된 재생된 디지털 비디오 신호와 입력 디지털 비디오 신호 사이를 각 필드의 끝에서 스위칭하는 스위칭 수단을 포함한다.
본 발명은 기록 매체에 디지털 비디오 신호를 기록하고 기록 매체로부터 디지털 비디오 신호를 재생하는 디지털 비디오 신호 기록/재생 방법이며:
입력 디지털 비디오 신호를 압축하는 단계;
에러 정정 코드로 압축 신호를 인코딩하는 단계;
에러 정정 코드로 인코딩된 신호를 기록 매체에 기록하는 단계;
기록 매체로부터 신호를 재생하는 단계;
에러 정정 코드로 인코딩된 재생 신호를 디코딩하는 단계;
디코딩된 신호를 압축 해제하는 단계; 및
압축 해제된 재생 디지털 비디오 신호와 상기 입력 디지털 비디오 신호 사이를 각 필드의 끝에서 스위칭하는 단계를 포함한다.
디지털 VTR에서, 압축 해제된 비디오 데이터는 기록 시스템의 스위칭 수단으로 되돌려 보내진다. 스위칭 수단은 재생된 데이터와 입력 데이터 사이를 각 필드의 끝에서 스위칭한다. 그러므로, 필드 편집 처리는 디지털 VTR에 대해 달성될 수 있다. 압축 및 인코딩 처리에서, 필드내 인코딩 처리 또는 프레임내 인코딩 처리가 선택될 수 있다. 선택된 인코딩 처리를 나타내는 정보가 기록되면, 화상이 필드의 끝에서 크게 변하더라도, 압축 효율이 저하되는 것이 방지된다.
본 발명의 상기 및 다른 목적들, 특징들 및 이점들은 첨부된 도면들을 참조하여 판독될 이하의 상세한 설명으로부터 쉽게 명백해질 것이다.
이어서, 첨부된 도면들을 참조로, 본 발명의 실시예에 따르는 디지털 VTR이 개시될 것이다. 본 발명의 실시예에 따르는 디지털 VTR은 고해상도 비디오 신호를 기록하고 자기 테이프로부터 고해상도 비디오 신호를 재생한다. 도 1은 본 발명의 실시예에 따르는 기록 시스템과 재생 시스템의 구조의 예를 도시한다.
도 1을 참조하면, BTA S-004 표준안에 대응하는 1.485 Gbps(초당 비트)의 데이터 속도를 갖는 직렬 디지털 A/V 신호는 입력 단자(10)에 제공된다. 직렬 디지털A/V 신호는 S/P(직렬-병렬; serial to parallel) 변환기(11)에 전송된다. S/P 변환기(11)에 보내진 직렬 신호는 휘도 신호(Y)와 색차 신호들(Pr 및 Pb)로 구성된 병렬 데이터로 변환된다. 회도 신호(Y)와 색차 신호들(Pr 및 Pb) 각각은 예를 들어 8비트로 구성된다. 병렬 디지털 비디오 신호의 데이터 클릭 주파수는 74.25 MHz이다.
병렬 데이터는 S/P변환기(11)로부터 보조처리기(coprocessor; 12)로 전송된다. 보조처리기(12)는 예를 들면 하나의 ASIC(Application Specific Integrated Circuit)로 구성된다. 보조처리기(12)는 보조 데이터에 대한 처리를 수행하여 직렬데이터로부터 디지털 오디오 신호, 라인 번호(LN) 및 EAV를 분리한다. 디지털 오디오 신호는 오디오 처리기(16)로 전송된다. 보조처리기(12)는 전송 라인상에서 에러(즉, 전송에러)가 발생하는지의 여부를 판단하기 위해서 CRC 용장(redundant) 코드로 CRC 검사 동작을 수행한다. 대안으로, CRC 검사 동작은 보조처리기(12)의 다음단계에 배치된 포맷 변환기(13)에서 수행될 수 있다.
보조처리기(12)의 출력 신호는 포맷 변환기(13)로 전송된다. 포맷 변환기(13)는 (4:2:2) 신호를 (3:1:1) 신호로 압축하는 필터링 처리를 수행한다. 보조처리기(12)가 에러를 검출할 때, 포맷 변환기(13)는 신호의 연결 포인트가 연속된 라인 번호들의 연속성을 가지고 발생하는지를 판단한다. 포맷 변환기(13)는 신호의 대역폭을 압축한다. 포맷 변환기(13)는 예를 들어 하나의 ASIC로 구성된다. 메모리(14)는 포맷 변환기(13)에 연결된다. 타이밍 발생기(30)는 74.25 MHz와 46.40625 MHz의 주파수들을 가지는 클럭 신호들을 포맷 변환기(13)에 공급한다.
포맷 변환기(13)는 (3:1:1) 신호를 2-채널 데이터로 변환한다. 도 1에서, 간략화를 위해, 단 하나의 신호경로가 도시된다. 포맷 변환기(13)의 회로 다운스트림(downstream)에서, 데이터가 각 채널에 대해 처리된다. 각 채널상의 데이터는 46.40625 MHz의 데이터 속도를 가진다. 각 라인에서, 라인 번호들(LN0 및 LN1)은 채널 데이터(Ch0) 및 채널 데이터(CH1)에 각각 배치된다.
병렬 (4:2:2) 신호는 각각 직렬로 배열된 휘도 신호(Y)와 색차 신호들(Pr 및 Pb)을 가지는 신호들(ch0 및 ch1)로 변환된다. 그러므로, 74.25 MHz의 클럭 주파수는 5/8로 감소될 수 있다(즉, 46.40625 Mhz). 게다가, 휘도 신호(Y)와 색차 신호들(Pr 및 Pb)은 동일한 클럭 주파수에서 처리될 수 있다.
포맷 변환기(13)의 (두 채널의) 출력 신호는 선택기(15)로 전송된다. 필드 편집 처리가 수행될 때, 선택기(15)는 포맷 변환기(13)의 출력 신호(입력 비디오 신호)대신에 자체 재생된(self-reproduced) 신호를 선택한다. 제어 신호는 선택기(15)에 전송된다. 제어 신호는 선택기(15)가 각 필드의 끝에서 동기화되어 동작하게 한다. 실제로, 사용자가 특정 필드의 편집 위치를 지정할 때, 제어 신호는 선택기(15)가 입력 비디오 신호를 편집 포인트에 대응하는 재생된 비디오 신호로 스위칭하게 한다. 간략화를 위해, 도 1은 독립 회로 블록으로서 선택기(15)를 도시한다. 그러나, 선택기(15)는 사실상 포맷 변환기(13)의 IC칩에 구성된다.
선택기(15)에 의해 선택된 비디오 신호는 BRR(Bit Rate Reduction) 인코더(18)로 전송된다. 메모리(20)는 BRR 인코더(18)에 연결된다. BRR 인코더(18)는 예를 들어 DCT(Discrete Cosine Transform) 처리, 양자화 처리 및 가변-길이 코드 인코딩 처리를 포함하는, 압축 및 인코딩 처리를 수행한다. 이 예에서, 화상 압축 속도는 1/4.4이다. 게다가, BRR 인코더(18)는 필드내 압축 처리와 프레임내 압축 처리 사이에서 적응적으로 스위칭한다. 또한, BRR 인코더(18)는 DCT블록들을 셔플링한다(shuffles).
BRR 인코더(18)에 의해 압축되고 인코딩된 2-채널 데이터는 ECC(Error Correction code) 인코더(22)로 전송된다. 게다가, 특정 처리가 오디오 처리기(16)에 의해 수행되는 디지털 오디오 신호도 ECC 인코더(22)로 전송된다. 메모리(23)는ECC 인코더(22)에 연결된다.
ECC 인코더(22)는 곱 코드(product code)로 디지털 오디오 신호를 인코딩한다. 즉, ECC 인코더(22)는 외부 코드로 디지털 오디오 신호를 인코딩하고, 동기 블록 번호와 여러 가지 플래그들을 포함하고 있는 ID 부분을 테이프상에 기록된 각 동기 블록에 부가한 후, 얻어진 신호를 내부 코드로 인코딩한다. 내부 코드에 의한 인코딩 처리의 범위는 ID 부분을 포함한다. 하나의 동기 블록은 내부 코드의 패리티 및 그 윗부분(top portion)을 나타내는 동기 신호를 포함한다. 하나의 동기블록은 기록되고 재생되는 최소 데이터 요소이다.
ECC 인코더의 출력 신호는 기록 구동기(24)로 전송된다. 한 채널의 기록 데이터는 기록 구동기(24)로부터 회전 변환기를 통해 자기 헤드들 A/C로 전송된다. 다른 채널의 기록 데이터는 기록 구동기(24)로부터 회전 변환기를 통해 자기 헤드들 B/D로 전송된다. 기록 데이터는 자기 테이프(25)상에 기록된다.
기록 시스템은 1125 라인/60 Hz 포맷, 1125 라인/59,94 Hz 포맷 또는 525 라인/59.94 Hz 포맷과 같은 인가된 포맷에 대응하는 시스템 클럭 신호를 공급하는 타이밍 발생기(30)를 가진다. 시스템 클럭 신호에 대응하며, 기록 시스템에 필요한 클럭 신호가 발생된다.
다음에, 재생 시스템의 구조가 설명될 것이다. 자기 테이프(25)상에 기록된 신호들은 재생 자기 헤드들 A/C 및 B/D에 의해 재생된다. 그러므로, 2-채널 재생 신호들이 얻어진다. 한 채널의 재생 신호 A/C는 양자화기(40)로 전송된다. 다른 채널의 재생 신호 B/D는 양자화기(40)로 전송된다. 양자화기(40)는 각 채널에 대해 배치된다. 게다가, 포맷 변환기(47)의 다운스트림 스테이지(stage)들에서 개개의 처리들은 각 채널에 대해 수행된다.
양자화기(40)의 출력 신호들은 ECC 디코더(41)에 전송된다. 메모리(42)는 ECC 디코더(41)에 연결된다. ECC 디코더(41)는 에러 정정 코드의 내부 코드로 양자화기(40)로부터 수신된 신호의 에러를 정정한다. 내부 코드는 하나의 동기 블록에서 완성된다. 에러가 내부 코드로 정정될 때, ECC 디코더(41)는 에러를 정정한다. 에러가 내부 코드로 정정될 수 없을 때, ECC 디코더(41)는 에러의 위치에 에러 플래그를 설정한다. 그 후, ECC 디코더(41)는 외부 코드로 신호의 에러를 정정한다. 에러 플래그를 참조하여, ECC 디코더는 에러에 대한 소거-정정 처리(erasure-correcting process)를 수행한다. 그러므로, 대부분의 에러들은 정정될 수 있다. 그러나, 테이프의 세로 방향에서 발생하는 에러와 같은 큰 에러들일때, ECC 디코더(41)는 에러를 정정할 수 없다. 이 경우, ECC 디코더(41)는 외부 코드의 에러 검출 범위내의 에러를 검출하고 단어 에러 플래그를 에러 단어의 위치에 설정한다.
에러 정정 디코더(41)는 데이터와 단어 에러 플래그를 46.40625 MHz의 클럭신호에 대응하는 동기 블록들로서 출력한다. 에러 정정 디코더(41)의 출력 신호는 BRR 디코더(43)로 전송된다. 46.40625 MHz의 클럭 신호는 타이밍 발생기(30)로부터 BRR 디코더(43)로 공급된다. BRR 디코더(43)는 메모리(44)를 가지고 역 DCT 변환 처리와 디셔플링(deshuffling) 처리를 수행하고 압축 신호를 디코딩한다. BRR 디코더(43)는 BRR 인코더(18)에 의해 수행된 필드내 인코딩 처리/프레임내 인코딩 처리에 대응하는 필드내 디코딩 처리/프레임내 디코딩 처리를 수행한다. 인코딩 처리의 유형을 나타내는 정보는 각 동기 블록의 ID 부분에 위치된다.
BRR 디코더(43)의 출력 신호는 에러 플래그와 함께 은폐 회로(45)에 전송된다. 은폐 회로(45)는 예를 들어 하나의 ASIC으로 구성된다. 메모리(46)는 은폐 회로(45)에 연결된다. 은폐 회로(45)는 재생 신호에서 ECC 디코더를 정정할 수 없는(자기 테이프(4)상의 스크래치(scratch)로 인한 큰 에러와 같은) 에러를 은폐한다. 예를 들면, 은폐 회로(45)는 정정되지 않은 에러 부분을 소정의 방법으로 보간 한다. 예를 들면, BRR 디코더(43)는 단어 에러 플래그에 대응하는 DCT 계수의 에러를 판별한다. DC 계수 또는 상대적으로 중요하지 않은 낮은 차수의 AC 계수가 에러를 가질 때, BRR 디코더(43)는 이러한 DCT 블록을 디코딩하지 않는다. 이 경우, BRR 디코더(43)는 은폐 회로(45)에 은폐 플래그를 전송한다. 은폐 회로(45)는 관련 DCT 블록을 보간한다.
은폐 회로(45)의 출력 신호는 포맷 변환기(47)와 기록 시스템의 선택기(15)에 전송된다. 선택기(15)는 은폐 회로(45)의 출력 신호를 선택한다(즉, 재생된 비디오 신호). 그러므로, 필드 편집 처리가 수행된다.
포맷 변환기(47)는 기록 시스템의 BRR 인코더(18) 또는 BRR 디코더의 압축 해제 처리/압축 처리에서 발생하는 비정상적인 잡음을 제거한다. 포맷 변환기(47)는 메모리(48)를 가지고 46.40625 MHz의 클럭 신호에 대응하는 잡음 제거 처리를 수행한다.
포맷 변환기(47)는 타이밍 발생기(30)로부터 46.40625 MHs와 74.25 MHz의 클럭 신호들을 수신한다. 포맷 변환기(47)는 메모리(48)를 가지고 2-채널 신호들을 클럭 신호들에 대응하는 (4:2:2) 신호로 변환한다. 포맷 변환기(47)는 변환된 신호에 라인 번호를 부가한다. 포맷 변환기(47)는 74.25 MHz의 데이터 속도를 가진 결과 신호를 비디오 처리기(49)로 전송한다.
메모리(50)는 비디오 처리기(49)에 연결된다. 비디오 처리기(49)는 수신된 비디오 신호의 이득, 오프셋 등을 조정한다. 비디오 처리기(49)의 출력 신호는 보조처리기(51)에 전송된다. 게다가, 재생된 오디오 데이터는 오디오 처리기(16)로부터 보조처리기(51)에 전송된다. 오디오 데이터는 ECC 디코더(41)에 의해 에러 정정 코드로 디코딩된 후 오디오 처리기(16)로 전송된다. 오디오 처리기(16)는 오디오 신호에 대한 특정 처리를 수행하고 결과 신호를 보조처리기(51)에 전송한다.
보조처리기(51)는 74.25 MHz의 클럭 신호에 대응하는 (4:2:2) 신호에 디지털 오디오 신호를 배치하고 관련 포맷에 대응하는 소정의 보조 데이터를 결과 신호에 부가한다. 예를 들면, 보조처리기(51)는 결과 신호의 각 라인에 대해 CRC 계산을 수행하고 CRC 코드를 발생한다. CRC 코드에 의해서, 전송 에러가 검출될 수 있다. 보조처리기(51)의 출력 신호는 P/S(Parallel to Serial) 변환기(53)로 전송된다. P/S변환기(53)는 병렬 신호를 1.485 Gbps의 데이터 속도를 가지는 직렬 디지털 A/V신호로 변환한다. P/S 변환기(51)의 출력 신호는 재생된 직렬 데이터로서 출력 단자(54)에 전송된다.
재생 시스템의 구조에서, BRR 디코더(43)로부터 포맷 변환기(47)(관련 ASIC들로 구성됨)로 전송된 인터페이스 신호는 동일한 포맷으로 처리되고 동일한 클럭신호(46.40625 Mhz)에 대응한다. 라인 번호들(LN0 및 LN1)은 BRR 디코더(43)의 2-채널 출력 신호에 부가된다. 라인 번호들(LN0 및 LN1)을 가지는 신호는 다운스트림 회로들로 전송된다. 그러므로, 라인 번호들의 연속성이 손실되어도, 관련 에러는 쉽게 검출될 수 있다.
도 1에 도시된 구조에서, 은폐 회로(45)의 출력 신호는 기록 시스템의 선택기(15)로 되돌려 보내진다. 대안적으로, 필드 편집 처리에 대한 다른 신호 경로가 사용될 수 있다. 다시말하면, BRR 디코더(43)의 출력 신호는 선택기(15)로 전송될 수 있다. 이 경우, 보간되지 않은 화상 신호가 기록된다. 그러므로, 화상 신호가 출력될 때, 특정 플래그 신호가 사용되어야만 보간된다. 다른 대안적인 방법으로서, 비디오 처리기(49)는 처리된 비디오 신호를 기록 시스템(포맷 변환기(13)의 전단)으로 되돌려 보낸다.
도 2는 회전 헤드들의 배열을 도시한다. 도 3은 자기 테이프의 트랙 패턴을 도시한다. 도 2에 도시된 바와 같이, 4개의 기록 자기 헤드들(2A, 2B, 2C 및 2D)은 예를 들어 90 Hz에서 회전하는 회전 드럼(1)상에 배치된다. 자기 헤드들(2A 및 2B)이 인접하게 배치되도록 2중 방위각 헤드들이 사용된다. 자기 헤드들(2A 및 2B)은 2중 방위각으로 구성되고 인접하게 배치된다. 마찬가지로, 자기 헤드들은 인접하게 배치된다. 자기 헤드들의 방위각들은 서로 다르다. 마찬가지로, 자기 헤드들(2C 및2D)의 방위각들은 서로 다르다. 자기 헤드(2A)는 자기 헤드(2C)(즉, 180도의 각도를 가지는)에 대향해서 배치된다. 자기 헤드(2C)는 자기 헤드(2D)(즉, 180도의 각도를 가지는)에 대향해서 배치된다.
자기 테이프는 180도의 와인딩(winding) 각도로 회전 드럼(1) 주위에 감겨져있다. 자기 헤드들이 자기 헤드를 트래킹하는 동안, 자기 헤드들과 신호 시스템들이 스위칭되어 기록 신호는 전송되고 재생 신호가 얻어진다. 자기 헤드들과 신호 시스템들이 스위칭되는 포인트는 스위칭 포인트라 불린다. 이제, 헤드들에 대응하는 트랙들이 도 3에 도시된 바와 같이, A, B, C 및 D로 표시된다고 가정하면, 자기헤드들(2A 및 2B)은 동시에 트랙들(A 및 B)을 형성한다. 게다가, 자기 헤드들(2C 및 2D)은 동시에 트랙들(C 및 D)들을 형성한다.
세그먼트(segment)는 다른 방위각들을 가지는 두 쌍의 인접 트랙들(A 및 B채널들의 쌍과 C 및 D채널들의 쌍)로 구성된다. 비디오 신호의 한 프레임(1/30초)은 12개의 트랙들로 구성된다. 그러므로, 비디오 신호의 한 프레임은 6개의 세그먼트들로 구성된다. 6개의 세그먼트들은 0 내지 5의 세그먼트 번호들이 지정된다. 4개의 채널들의 오디오 데이터는 각 트랙의 중앙 부분에 기록되어 오디오 데이터는 비디오 데이터에 의해 샌드위치된다.
재생 자기 헤드들(3A, 3B, 3C 및 3D)도 자기 드럼(1)상에 배치된다. 재생 자기 헤드들(3A, 3B, 3C 및 3D)의 배열과 방위각들의 관계는 기록 자기 헤드들(2A, 2B, 2C 및 2D)의 배열과 방위각들의 관계와 같다. 본 발명의 실시예에 따르면, 재생 신호가 선택기(15)에 돌려 보내질 때, 테이프의 재생 신호의 시작에서 테이프의 기록신호의 시작까지 시스템 지연이 발생한다. 예를 들면, 6개의 필드들의 시스템 지연이 있다.
도 2에서, 간략화를 위해, 재생 자기 헤드들(3A 내지 3D)이 기록 자기 헤드들(2A 내지 2D)의 90도 앞에 배치된다. 사실상, 재생 자기 헤드들(3A 내지 3D)은 기록 자기 헤드들(2A 내지 2D)의 시스템 지연과 동일한 각도만큼 앞에 배치된다. 그러므로, 자기 테이프(25)로부터 재생된 신호와 필드-편집된 신호(선택기(15)의 출력 신호)는 자기 테이프(25)상에 기록된 신호와 동기화되어 새롭게 기록된다.
도 4는 BRR 인코더(18)의 예를 도시한다. 선택기(15)의 출력 신호는 셔플링 회로(61) 및 모드 판별 회로(62)로 전송된다. 모드 판별 회로(62)는 압축 및 인코딩 모드(필드 모드/프레임 모드)를 판별하고 모드 ID를 발생한다. 모드 ID는 셔플링 회로(61)로 전송된다. 셔플링 회로(61)는 모드 ID에 대응하는 프레임의 DCT 블록들 또는 필드의 DCT 블록들에 대해 블록 세그먼팅 처리를 수행하고 외부 메모리(20)로 DCT 블록들을 셔플링한다.
셔플링 회로(61)의 출력 신호는 DCT 회로(63)로 전송된다. DCT 회로(63)는 셔플링 회로(61)로부터 수신된 신호에 대해 이산 코싸인 변환 처리(discrete cosine transforming process)를 수행하고 계수 데이터를 발생한다. 계수 데이터는 양자화 회로(64)로 전송된다. 양자화 회로(64)는 계수 데이터를 양자화한다. 양자화 회로(64)는 소정의 데이터량을 발생시키기 위해 양자화 단계를 제어한다(즉, 양자화 회로(64)는 한 트랙에 기록된 데이터량 또는 복수의 동기 블록에 팩된(packed) 데이터량을 표시함).
양자화 회로(64)의 출력 신호는 가변-길이 코드 인코딩 회로(65)에 전송된다. 가변-길이 코드 인코딩 회로(65)의 출력 신호는 패킹(packing) 회로(66)에 전송된다. 패킹 회로(66)는 가변-길이 코드 인코딩 회로(65)로부터 수신된 신호를 동기 블록에 패킹한다. 패킹 회로(66)의 출력 신호는 ECC 인코더(22)로 전송된다(도 1에 도시됨).
도 5는 모드 판별 회로(62)의 구성예를 도시한다. 이러한 회로에서, 각 필드의 픽셀 값들의 합과 분산(variance)을 가지고, 한 프레임의 두 필드의 차이도(degree of difference)가 계산된다. 모드 판별 회로(62)의 입력 신호는 스위칭 회로(71)로 전송된다. 스위칭 회로(71)는 누산 회로들(72 및 73)에 두 필드의 데이터를 전송한다. 각각의 누산 회로들(72 및 73)은 각 필드의 픽셀 값들의 합을 얻는다. 감산 회로(76)는 개개의 필드들의 픽셀 값들의 합들의 차이를 얻는다.
비교 회로(77)는 모드 판별 회로(62)의 외부로부터 수신된 임계값(78)과의 차이를 비교한다. 차이가 임계값보다 작으면, 비교 회로(77)는 "0"을 나타내는 신호를 발생한다. 차이가 임계값보다 크면, 비교 회로(77)는 "1"을 나타내는 신호를 발생한다. 비교 회로(77)의 출력 신호는 OR게이트(90)로 전송된다.
게다가, 모드 판별 회로(62)의 입력 신호는 제곱 계산 회로(81)로 전송된다. 스위칭 회로(82)는 제곱 계산 회로(81)의 출력 신호를 개개의 필드들에 대응하는 누산 회로들(83 및 84)에 전송된다. 누산 회로(83)의 출력 신호와 제곱 계산 회로(74)의 출력 신호는 감산 회로(85)로 전송된다. 감산 회로(85)는 한 필드의 픽셀 값들의 분산을 출력한다. 마찬가지로, 누산 회로(84), 감산 회로(86) 및 제곱 계산회로(75)에 의해, 다른 필드의 픽셀 값들의 분산이 얻어진다.
개개의 필드들의 분산들은 감산 회로(87)로 전송된다. 감산 회로(87)는 이러한 분산들의 차이를 계산한다. 분산들의 차이는 비교 회로(88)로 전송된다. 비교 회로(88)는 모드 판별 회로(62)의 외부로부터 수신된 임계값(89)과의 차이를 비교한다. 분산의 차이가 임계값보다 작으면, 비교 회로(88)는 "0"을 나타내는 신호를 발생한다. 분산의 차이가 임계값보다 크면, 비교 회로(88)는 "1"을 나타내는 신호를 발생한다. 비교 회로(88)의 출력 신호는 OR 게이트(90)에 전송된다.
개개의 필드들의 픽셀 값들의 합들의 차이가 관련 임계값보다 크거나 개개의 필드들의 픽셀 값들의 분산들의 차이가 관련 임계값보다 클 때, OR 게이트(90)는"1"을 나타내는 신호를 발생한다. 그렇지 않으면, OR 게이트(90)는 "0"을 나타내는 신호를 발생한다. OR 게이트(90)가 "1"을 나타내는 신호를 발생할 때, 모드 판별 회로(62)는 개개의 프레임들의 화상들의 차이가 크다는 것을 판별한다. 다시말하면, 모드 판별 회로(62)는 화상의 움직임이 크다는 것을 판별하고 필드내 인코딩 처리(필드 모드)를 선택한다. OR 게이트(90)가 "0"을 나타내는 신호를 발생할 때, 모드 판별 회로(62)는 프레임들의 화상들의 차이가 작다는 것을 판별한다. 다시말하면, 모드 판별 회로(62)는 화상의 움직임이 작다는 것을 판별하고 프레임내 인코딩 처리(프레임 모드)를 선택한다. 게다가, 모드 판별 회로(62)의 출력 신호(또는 게이트(90))는 각 동기블록의 ID에 배치된다. 필드들의 화상의 움직임을 검출하는 방법은 상술한 방법에 제한되지 않는다. 대신에, 평균값을 사용하는 방법과 프레임들 사이의 차이들의 절대값들의 합을 사용하는 방법과 같은 여러 가지 방법들이 사용될 수 있다.
도 6은 본 발명에 따르는 고해상도 비디오 신호의 데이터량을 압축하는 압축처리를 도시하는 개략도이다. 예를 들면, 고해상도 비디오 신호는 CCD를 사용하는 고해상도 비디오 카메라에 의해 찍히는(photographed) 비디오 신호이다. 고해상도 비디오 신호는 3개의 주요 색들인 RGB 성분들로 구성된다. 고해상도 신호는 상기 이러한 성분들의 샘플링 주파수들의 비가 4:4:4가 되는 (4:4:4) 신호이다. RGB 신호는 휘도 신호(Y), 적색 차이 신호(Pr) 및 청색 차이 신호(Pb)로 구성된 성분 신호((4:4:2) 신호)로 변환된다.
고해상도 비디오 카메라에 의해 찍힌 신호의 한 프레임은 2200 H × 1125 V 픽셀들로 구성된다(H는 한 라인의 픽셀들의 수를 나타내며; V는 한 프레임의 픽셀들의 수를 나타냄). 도 6의 상부 부분에 의해 표현된 바와 같이, (4:4:2) 신호의 신호(Y)(휘도 신호)는 프레임의 유효 영역(valid area)을 나타낸다. 신호(Y)는 1920 H × 1080 V로 구성된다. 각각의 신호들(Pr 및 Pb)은 960 H × 1080 V로 구성된다. (4:4:2) 신호와 디지털 오디오 신호는 소정의 포맷을 가진 직렬 데이터로서 기록 시스템의 입력 단자(10)에 전송된다. 이러한 포맷에서, 오디오 데이터와 추가 데이터(에러 검출 CRC, 라인 번호 등)는 유효 영역 외에 전송된다.
도 7은 직렬 데이터의 전송 포맷의 예인 BTA S-004 표준안에 대응하는 1.485 Gbps의 데이터 속도를 가진 직렬 디지털 A/V 신호를 도시한다. 도 7에서, 수직 방향의 숫자들은 라인 번호들을 나타낸다. 수평 방향의 숫자들은 샘플 번호들을 나타낸다. 데이터는 라인 번호들과 화상 샘플 번호들이 큰 순서대로 직렬로 전송된다. 수평 방향의 2200개의 샘플들과 수직 방향의 1125개의 라인들로 구성된 한 프레임의 화상 데이터와 오디오 데이터가 전송된다.
수평 방향에서, 0 번째 샘플에서 1919 번째의 샘플의 1920개의 샘플들은 유효 화상 영역의 샘플들이다. 수직 블랭킹 구간 외의 라인들에서, 비디오 신호가 전송된다. 유효 화상 영역의 시작을 나타내는 SAV는 2196 번째 샘플에서 2199 번째 샘플까지에 위치된다. 유효 화상 영역의 끝을 나타내는 EAV는 1920 번째 샘플에서 1923 번째에 위치된다. 오디오 신호는 1928 번째 샘플에서 2195 번째 샘플의 268개의 샘플들과 함께 전송된다. 라인 번호(LN)는 1924 번째 샘플과 1925 번째 샘플에 배치된다. 관련 라인들의 CRCC(Cyclic Redundancy Check Code)의 검사 비트는 1926 번째 샘플과 1927 번째 샘플에 배치된다.
수직 방향에서, 첫 번째 라인에서 40 번째 라인, 558 번째 라인에서 602 번째 라인 및 1121 번째 라인에서 1125 번째까지의 라인들은 수직 블랭킹 구간들이다. 예를 들면, 나선형 주사형 비디오 헤드의 스위칭 포인트는 수직 블랭킹 구간에 배치된다. 한 필드에 대한 비디오 신호는 41 번째 라인에서 557 번째 라인 및 603 번째 라인에서 1120 번째 라인의 0 번째 샘플에서 1919 번째 샘플들과 함께 전송된다.
도 7에 도시된 바와 같이, 오디오 신호는 스위칭 포인트의 다음 라인 외에 전송된다. 이러한 포맷에서, 수평 방향의 유효 화상 영역에서 나온 데이터와 신호는 보조 데이터라 불린다.
포맷 변환 회로(13)(도 13 참조)는 (4:2:2) 신호를 (3:1:1) 신호로 변환한다. 도 6에 도시된 바와 같이, (3:1:1) 신호의 신호(Y)는 1440 H × 1080 V로 구성된다. (3:1:1) 신호의 각각의 신호들(Pr 및 Pb)은 480 H × 1080 V로 구성된다. 게다가, 포맷 변환 회로(13)는 (3:1:1) 신호를 수평 방향으로 두 개의 채널들로 분리하는 디멀티플렉싱 처리(demultiplexing process; H-demultiplexing process)를 수행한다. 그러므로, 도 6의 하부에 표시된 바와 같이, 각 채널의 신호(Y)는 720 H × 1080 V로 구성된다. 각 채널의 각각의 신호들(Pr 및 Pb)은 240 H × 1080 V로 구성된다.
포맷 변환 회로(13)의 다운스트림 회로들에서, 개개의 처리들은 두 개의 채널들에 대해 수행된다. 입력 단자(10)로부터 수신된 직렬 데이터의 데이터 속도는1.485 GHz이다. S/P 변환기(11)는 직렬 데이터를 74.25 MHz의 데이터 속도를 가지는 병렬 데이터로 변환한다. 포맷 변환 회로(13)는 각 채널에 대해 44,4062 MHz(= 74.25 MHz × 5/8)의 데이터 속도로 데이터를 출력한다.
상술한 바와 같이, BRR 인코더(18)는 필드 모드와 프레임 모드를 가진다. 필드 모드에서, BRR 인코더(18)는 필드에 DCT 블록들을 형성하고 DCT 블록들에 대해DCT 인코딩 처리를 수행한다. 프레임 모드에서, BRR 인코더(18)는 프레임에 DCT 블록들을 형성하고 DCT 블록들에 대해 DCT 인코딩 처리를 수행한다. 필드 모드 또는 프레임 모드를 나타내는 정보는 각 동기 블록의 ID에 배치된다. 한 프레임의 두 필 드들의 화상들의 차이가 작을 때(즉, 화상의 움직임이 작을 때), 프레임 모드가 선택된다. 한편, 화상들의 차이가 크면(즉, 화상의 움직임이 크면), 필드 모드가 선택된다. 도 8은 프레임 모드와 필드 모드의 DCT 블록들에 대한 블록 세그먼팅 처리를 도시한다.
프레임 모드에서, 한 프레임의 화상이 (8H × 8V)(Y)와 (4H × 8V)(Pr/Pb)의 DCT 블록들로 분할된다. 그러므로, 도 8의 상부에 표시된 바와 같이, 각 채널과 각 프레임상에, (90 × 135)블록(Y)과 (60 × 135)블록들(Pr/Pb)이 형성된다. DCT 블록들이 셔플링될 때, DCT 블록들(Pr/Pb)에 대해, 각 두 개의 블록들이 한 쌍으로 처리된다. 그러므로, DCT 블록들이 셔플링될 때, (30 × 135)블록(Pr/Pb)이 형성된다.
한편, 필드 모드에서, 한 프레임의 화상이 (8H × 4V)(Y, Pr/Pb)의 DCT 블록들로 분할된다. 각 DCT 블록의 라인들의 수는 프레임 모드의 라인들의 수의 반이다. 그 이유는 필드 모드의 하나의 DCT 블록의 길이가 프레임 모드의 하나의 DCT 블록의 길이와 일치하기 때문이다. 그러므로, 도 8의 하부에 표시되는 바와 같이, 각 채널과 각 프레임에서, (90 × 270) 블록(Y)과 (30 × 270)블록들(Pr/Pb)이 형성된다. DCT 블록들의 이러한 구조들에서, DCT 블록들은 프레임들의 최초의 위치들과는 다른 위치들에 배치된다. 다시말하면, DCT 블록들은 셔플링된다. 그러므로, 압축되고 인코딩된 데이터량은 DCT 블록들에서 평균화된다(averaged).
본 발명의 실시예에 따르는 데이터 압축 처리는 한 라인의 데이터가 압축되는 경우의 예와 함께 기술될 것이다. 예를 들면, 도 9a에 도시된 바와 같이, CCD로부터 나온 비디오 신호는 적색 신호(R), 녹색 신호(G) 및 청색 신호(B)가 병렬로 전송되는 (4:4:4) 신호이다. 각각의 병렬 신호는 예를 들어 8비트의 데이터 폭을 가진다. 하나의 픽셀은 Rn, Gn 및 Bn 신호들로 설정되어 구성된다. 그 후, (4:4:4) 신호는 (4:2:2) 신호로 변환된다(도 9b 참조). (4:2:2) 신호는 입력 단자(10)로부터 도 7에 도시된 직렬 데이터의 포맷으로 공급된다. 도 9b에 도시된 데이터는 직렬 포맷을 압축 해제하는 보조처리기(12)로부터 출력한다.
포맷 변환 회로(13)는 (4:2:2) 신호를 (3:1:1) 신호로 변환한다(도 9c 참조). (3:1:1) 신호의 클럭 신호의 주파수는 55.6875 MHz이다. 게다가, 포맷 변환 회로(13)는 (3:1:1) 신호를 Y, Pr 및 Pb 신호들이 직렬로 배열된 2-채널 신호들(Ch0 및 Ch1)로 변환한다. 신호들(Ch0 및 Ch1)의 클럭 신호의 주파수는 46.40625 MHz(= 74,25MHz × 5/8)이다.
라인 번호(LN)는 각각의 신호들(Ch0 및 Ch1)에 배치된다. 라인 번호(LN)는 데이터와 함께 각 구조 부분으로 전송된다. 신호가 처리될 때, 라인 번호(LN)는 메모리 어드레스와 데이터 순서를 제어하기 위해서 참조된다. 그러므로, 특별한 이유로 인해 라인들의 연속성들이 손실되어도, 데이터는 라인 번호들의 순서대로 보상될 수 있다.
압축 처리의 간략화를 위해, 도 9a 내지 도 9d는 비디오 데이터(V, Pr/Pb)만을 도시한다.
도 10a는 보조처리기(12)에 의해 부가된 보조 데이터를 가지는 (4:2:2)의 예를 도시한다. 74.25 MHz의 클럭 신호에 대응하여 휘도 신호(Y)가 연속적으로 전송된다. 한편, 색차 신호들(Pr 및 Pb)의 대역폭들은 압축되므로, 그 데이터량은 반이된다. 예를 들면, 휘도 신호들(Y0 및 Y1)은 각각 색차 신호들(Pr0 및 Pb0)에 대응한다. 휘도 신호들(Y2 및 Y3)은 각각 색차 신호들(Pr1 및 Pr2)에 대응한다.
타이밍 발생기(30)로부터 수신된 Hsync 신호에 대응하여, 4개의 클럭 펄스들 각각에 대한 (4:2:2) 신호의 유효 화상 영역을 나타내는 1920개의 클럭 펄스들의 시작과 끝에 SAV 및 EAV가 배치된다. EAV 뒤에는, 라인 번호(LN)에 대응하여 생성된 라인 번호들(LN0 및 LN1)이 배치된다. 라인 번호들(LN0 및 LN1)뒤에는, CRC 검사 비트들(CR0 및 CR1)이 배치된다. CRC 검사 비트들은 각 IC 칩 중 전송된 데이터의 에러를 검출하기 위해서 부가된다. 수직 방향의 유효 라인들의 수가 1125이므로, 라인 번호(LN)는 11비트들로 표시될 수 있다.
도 10b는 포맷 변환 회로(13)로부터 출력된 2-채널 데이터(Ch0 및 Ch1)를 도시한다. 신호의 유효 데이터의 주기는 1200 클럭 펄스들의 주기에 포함된다. 신호(Ch0)에 대응하는 Hsync0 신호가 높을 때, Hsync0 신호는 수평 구간의 시작을 나타낸다. 라인 번호들(LN0 및 LN1)은 두 개의 클럭 펄스들에 대해 배치된다. 그 후, 휘도 신호(Y)와 색차 신호들(Pr 및 Pb)은 직렬로 배치된다. 한 라인에 대한 휘도 신호(Y)와 색차 신호들(Pr 및 Pb) 이후, CRC 검사 비트는 하나의 클럭 펄스에 대해 배치된다. 한 수평 구간의 시작에서 Hsync 신호의 1375 번째 클럭 펄스에서, 다음의 Hsync 신호가 발생한다.
도 11은 한 트랙의 포맷을 도시한다. 이 트랙은 헤드의 추적 방향의 데이터 배열을 나타낸다. 한 트랙은 비디오 섹터(V)와 오디오 섹터(A)로 크게 분리된다. 이후에 서술되는 바와 같이, 각 트랙의 비디오 데이터와 오디오 데이터는 곱 코드로 인코딩된다. 도 11에서, P는 비디오 데이터가 곱 코드로 인코딩될 때, 발생하는 복수의 외부 코드를 나타낸다. 오디오 데이터가 곱 코드로 인코딩될 때, 발생하는 복수의 외부 코드는 오디오 섹터에 기록된다.
도 11은 한 트랙에 기록된 데이터의 개개의 형태들의 길이들의 예들을 도시한다. 이 예에서, 275개의 동기 블록들과 124 바이트들을 합한 데이터는 하나의 트랙에 기록된다. 비디오 섹터는 226개의 동기 블록들로 구성된다. 하나의 트랙의 시간 주기는 약 5.6ms이다.
도 12는 비디오 데이터에 대한 에러 정정 코드의 구성예를 도시한다. 각 트랙의 비디오 데이터는 에러 정정 코드로 인코딩된다. 다시 말하면, 한 트랙에 대한 비디오 데이터는 217 × 226 단어들로 배열된다. (250, 256) 리드 솔로몬 코드(Reed Solomon code)(즉, 외부 코드)를 가지는 수직 방향에 배열된 226개의 단어들(한 단어는 한 바이트와 동일)에 대해 인코딩 처리가 수행된다. 24개의 단어들의 외부 코드의 패리티가 추가된다. 외부 코드에 의해, 10개의 단어들까지 에러 정정이 수행된다. 게다가, 24개의 단어들까지 삭제 정정이 수행된다.
2차원 배열(비디오 데이터 또는 외부 코드의 패리티)로 수평 방향에 배열된 217개의 단어들에 두 단어들의 ID가 부가된다. (231, 219) 리드 솔로몬 코드(내부 코드)로 수평 방향에 배열된 (217 + 2 = 219)개의 단어들에 대해 인코딩 처리가 수행된다. 그러므로, 12개의 단어들의 내부 코드의 패리티가 발생된다. 예를 들어, 내부 코드에 의해, 4개의 단어들까지 에러가 정정된다. 대안적으로, 외부 코드로 에러를 정정하기 위해 삭제 플래그가 발생된다.
비디오 데이터에 의해, 비디오 데이터의 한 트랙의 데이터량이 오디오 데이터의 한 트랙의 데이터량과 달라도, 오디오 데이터는 곱 코드에 의해 인코딩된다.
데이터는 외부 코드에 의해 인코딩된다. ID를 가진 결과 데이터는 내부 코드로 인코딩 된다. 데이터는 내부 코드의 인코딩 방향으로 잘린다. 블록 동기는 결과 데이터에 부가된다. 그러므로, 하나의 동기 블록이 형성된다. 다시 말하면, 두 단어들의 동기 블록은 도 12에 도시된 배열의 각 라인의 (2 + 217 + 12 = 231)단어들에 부가된다. 자기 테이프 상에서, 필요하다면, 연속하는 동기 블록들의 데이터가 디지털로 변조되고 그 후 기록된다.
도 13은 하나의 동기 블록의 구조를 도시한다. 동기 블록의 ID는 ID0과 ID1인 두 단어들(두 바이트들)로 구성된다. ID0은 동기 블록 번호를 나타낸다. SBNO는 LSB를 나타낸다. SBN7은 MSB를 나타낸다. ID1은 다음과 같은 비트들을 가진다.
V/A: 비디오 섹터 = 0, 오디오 섹터 = 1
TR: 트랙 번호
SEGO 내지 SEG2: 세그먼트 번호
FR/F1: 프레임내 인코딩 = 1, 필드내 인코딩 = 0
각 동기 블록의 217개의 단어들 중 처음 한 단어는 데이터 헤더이다. 한 비트의 동기 에러 플래그는 데이터의 양자화 특성을 나타내는 정보와 함께 데이터 헤더에 배치된다.
본 발명의 실시예의 특징은 필드 편집 처리가 수행될 수 있다는 것이다. 다음에는, 도 14에 도시된 타이밍 차트를 참조하여, 기록/재생 동작과 필드 편집 동작이 기술될 것이다. 도 14의 상부에 나타내는 바와 같이, 프레임 번호는 -2, -1, 0, 1 등의 순서로 변화하고 필드 번호는 -4, -3, -2, -1, 0, 1, 2, 3 등의 순서로 변화한다고 가정된다. 이후 설명되는 바와 같이, 선택기(15)는 재생된 신호로부터 입력 신호를 선택하기 위해 프레임 번호(0)의 필드 번호들(0 및 1) 사이에서 스위칭한다.
신호들은 재생 헤드들로부터 얻어진다. 재생된 신호들의 한 프레임은 트랙 번호들(1, 3, 5, 7, 9 및 11)(A/C)의 1 채널과 트랙 번호들(2, 4, 6, 8, 10 및 12)(B/D)의 제 2 채널로 구성된다. ECC 디코더(41)는 재생된 RF 신호의 에러를 정정한다. ECC 디코더(41)는 각 트랙의 외부 코드에 대한 정정 시간이 필요한다. ECC 디코더(41)는 각 트랙의 타이밍을 조정한다.
ECC 디코더(41)의 출력 신호는 BRR 디코더(43)로 전송된다. BRR 디코더(43)는 압축되고 인코딩된 신호(th)를 디코딩한다. BRR 디코더(43)는 한 프레임에 대한 데이터를 디셔플링하므로, 한 프레임에 대한 지연이 발생한다. BRR 디코더(43)는 최초의 필드들에 대한 신호들을 출력한다. 테이프로부터 재생된 제 1 필드 및 제 2 필드는 각각 PB#0 및 PB#1로 표시된다.
BRR 디코더(43)의 출력 신호는 은폐 회로(45)로 전송된다. 은폐 회로(45)가 에러에 대한 보간 처리를 수행한 후, 은폐 회로는 필드 편집 처리를 위한 시스템과 정상적인 VTR 재생 시스템에 결과 신호를 출력한다. 정상 재생 시스템으로 전송된 신호는 개개의 라인들에 대해 보간 처리에 대한 지연을 가진다. 결과 신호는 포맷 변환기(47), 비디오 처리기(49), 보조처리기(51) 및 P/S 변환기(53)를 통해서 출력 단자(54)로 전송된다. 출력 화상의 타이밍은 VTR의 내부 신호 또는 VTR의 외부 동기 신호와 동기한다.
필드 편집 처리를 위한 시스템에서, 은폐 회로(45)는 입력 비디오 데이터의 위상에 대한 지연을 조정하고 결과 신호를 기록 시스템의 선택기(15)로 전송한다. 한편, 입력 단자(10)로부터 수신된 비디오 신호는 보조처리기(12)와 포맷 변환기(13)를 통해 선택기(15)로 전송된다. 입력 비디오 데이터의 제 1 및 제 2 필드는 각각 IN#0, IN#1로 표시된다.
선택기(15)는 재생된 데이터로부터의 출력 데이터를 프레임(0)의 필드의 끝에서 입력 비디오 데이터와 스위칭한다. 선택된 출력 결과는 PB#O 및 PB#1의 결합을 갖는 프레임이다. 그 후, 입력 화상이 기록된다.
선택기(15)에 의해 선택된 신호는 BRR 인코더(18)에 의해 압축되고 인코딩된다. 필드들 사이의 화상들의 움직임이 클 때, 선택기(15)에 의해 선택된 신호에서, BRR 인코더(18)는 필드내 압축 및 인코딩 처리를 수행한다. 화상들의 움직임이 작을 때, BRR 인코더(18)는 프레임내 압축 및 인코딩 처리를 수행한다. BRR 인코더(18)는 각 프레임에서 DCT 블록들을 셔플링하므로, 인코더는 한 프레임에 대한 지연을 가지는 결과 신호를 출력한다.
BRR 인코더(18)로부터 수신된 신호가 에러 정정 코드로 인코딩된 후, 결과 신호는 자기 테이프 상에 기록된다. 이 경우, ECC 인코더(22)가 외부 코드의 계산 시간에 대한 지연을 가진 신호를 출력한다. 도 14에 도시된 예에서, ECC 인코더 (22)로부터 출력된 신호가 한 트랙당 지연을 가진다. 테이프 상에는, 최초의 비디오 데이터와 입력 비디오 데이터가 연결되는 것과 같은 방법으로 데이터가 기록된다. 그러므로, 필드 편집 처리가 수행될 수 있다.
상기 실시예에서, 각 단계의 신호 지연을 위한 제어 동작은 간단히 기술되었다. 그러나, 은폐 회로(45), 포맷 변환기(13) 등의 지연들은 제어되어 입력 화상의 위상은 선택기(15)내의 재생된 화상의 위상과 정확히 일치한다.
상술한 바와 같이, 필드 편집 처리를 수행할 수 있는 VTR에 의해, 사전-판독 편집 처리(pre-read editing process)는 쉽게 수행될 수 있다. 테이프로부터 재생된 화상이 직접 기록될 때, 필드 편집 처리에 대한 시스템은 이것으로서 사용될 수 있다. 테이프로부터 재생된 화상이 처리될 때(예를 들면, 화상의 이득이 조정된 후, 결과 화상이 기록됨), 비디오 처리기(49)의 출력 신호를 기록시스템의 선택기로 돌려보내는 회로가 제공된다.
상술한 바와 같이, 은폐 회로(45) 또는 BRR 디코더(43)의 출력 신호는 기록시스템의 선택기로 돌려 보내진다. 재생 헤드들은 (재생 헤드들로부터 기록헤드들에 이르는)전체 시스템의 지연에 대해 기록헤드들보다 먼저 동작된다. 선택기(15)는 재생 데이터와 입력 데이터 사이를 각 필드의 끝에서 스위칭한다. 그러므로, 필드 편집 처리를 수행할 수 있는 디지털 VTR이 구성될 수 있다. 게다가, BRR 인코더(18)는 필드내 인코딩 처리 또는 프레임내 인코딩 처리 중에서 하나를 선택할 수 있다. 선택된 인코딩 처리를 나타내는 정보는 테이프상에 기록될 때, 화상이 필드의 끝에서 많이 변화하여도, 압축 효율은 저하되지 않는다.
도 1에 도시된 블록에서, 각 기능이 에러 정정 인코더로서 표시된다. 그러나, 실제로는, 이러한 기능들은 독립 IC 칩들에 의해 달성된다.
상기 실시예에서, 본 발명이 1125 라인들/60 Hz 포맷에 인가된 예가 기술되었다. 그러나, 본 발명은 이러한 포맷에 제한되지 않는다. 예를 들면, 본 발명은 필드 주파수가 59.94 Hz인 NTSC포맷에도 적용될 수 있다. 이 경우, 각 인터터페이스 주파수와 클럭 신호 주파수가 1.001(= 60/59.94)로 분할된다.
게다가, 본 발명은 단지 비디오 신호에 대한 기록/재생 시스템에 인가될 수 있다.
상술한 바와 같이, 본 발명은 다음과 같은 효과들을 제공한다.
프레임내 압축 및 인코딩 처리가 사용될 때, 필드 편집 처리가 수행될 수 있다.
프레임의 필드들에서 크게 변하는 화상들이 기록되어도, 필드내 압축 및 인코딩 처리 또는 프레임내 압축 및 인코딩 처리가 적절히 선택될 수 있으므로, 화상들은 효과적으로 기록될 수 있다.
필드 편집 처리에 대한 신호 경로로, 재생된 화상이 편집되지 않은 사전-판독 편집 처리가 수행될 수 있다.
첨부된 도면들을 참조하여, 본 발명의 특정 양호한 실시예를 설명하였지만, 본 발명은 특정 실시예에 한정되지 않고 여러 가지의 변화들과 수정들이 첨부된 청구항들에 정의된 본 발명의 범위 또는 정신으로부터 벗어나지 않고 당업자들에 의해 이루어질 수 있음을 알아야한다.
도 1은 본 발명의 실시예에 따르는 기록/재생 시스템의 구조의 예를 도시하는 블록도.
도 2는 헤드들의 배열을 도시하는 개략도.
도 3은 자기 테이프의 트랙 포맷을 도시하는 개략도.
도 4는 BRR 인코더의 예를 도시하는 블록도.
도 5는 BRR 인코더의 모드 판별 회로의 예를 도시하는 블록도.
도 6은 본 발명의 실시예에 따르는 데이터 압축 처리를 도시하는 개략도.
도 7은 직렬 디지털 A/V신호의 전송 포맷을 도시하는 개략도.
도 8은 BRR 인코더의 블록 분할 처리를 도시하는 개략도.
도 9a 내지 도 9d는 본 발명의 실시예에 따르는 데이터 포맷을 가지는 압축처리를 도시하는 개략도들.
도 10a 및 도 10b는 각 회로(IC) 사이에 보내진 신호 포맷을 도시하는 개략 도들.
도 11은 한 트랙의 데이터 포맷의 예를 도시하는 개략도.
도 12는 에러 정정 코드를 설명하기 위한 개략도.
도 13은 한 동기 블록의 데이터 포맷을 도시하는 개략도.
도 14는 본 발명의 실시예에 따르는 기록/재생 처리 및 필드 편집 처리를 설명하기 위한 타이밍 차트.
* 도면의 주요분에 대한 간단한 설명 *
11 : S/P 변환기
12 : 보조처리기
13 : 포맷 변환기
16 : 오디오 처리기
30 : 타이밍 발생기

Claims (6)

  1. 기록 매체에 디지털 비디오 신호를 기록하고 기록 매체로부터 디지털 비디오 신호를 재생하는 디지털 비디오 신호 기록/재생 장치에 있어서,
    입력 디지털 비디오 신호에 대해 압축 처리를 수행하는 제 1 인코더;
    상기 제 1 인코더로부터 수신된 압축 신호에 대해 에러 정정 코드 인코딩 처리를 수행하는 제 2 인코더;
    상기 제 2 인코더의 출력 신호를 기록 매체에 기록하는 기록 수단;
    상기 기록 매체로부터 신호를 재생하는 재생 수단;
    상기 재생 수단으로부터 수신된 신호에 대해 에러 정정 코드 디코딩 처리를 수행하는 제 2 디코더;
    상기 제 2 디코더의 출력 신호에 대해 압축 해제 처리를 수행하는 제 1 디코더; 및
    상기 제 1 인코더의 전단(preceding stage)에 배치되고, 상기 제 1 디코더에 의해 압축 해제된 재생된 디지털 비디오 신호와 상기 입력 디지털 비디오 신호 사이를 각 필드의 끝에서 스위칭하는 스위칭 수단을 포함하고,
    상기 재생 수단은 상기 기록 수단이 신호를 기록하기 전에 상기 기록 매체로 부터 신호를 재생하고,
    상기 재생 수단에 의해 상기 기록 매체로부터 재생된 신호는, 상기 기록 수단이 상기 입력 디지털 비디오 신호의 필드 변화와 동기하여 상기 기록 매체에 신호를 기록하는 시간 기간만큼 상기 기록 수단에 의해 기록된 신호보다 먼저 배치되는, 디지털 비디오 신호 기록/재생 장치.
  2. 제 1 항에 있어서,
    상기 제 1 인코더는 상기 입력 디지털 비디오 신호의 화상의 움직임이 큰 경우에, 상기 압축 처리로서 필드내 압축 처리를 수행하고,
    상기 제 1 인코더는 상기 입력 디지털 비디오 신호의 화상의 움직임이 작은 경우에, 상기 압축 처리로서 프레임내 압축 처리를 수행하는, 디지털 비디오 신호 기록/재생 장치.
  3. 제 1 항에 있어서,
    상기 제 1 인코더는 상기 스위칭 수단의 출력 신호에 대응하는 압축 및 인코딩 모드를 판별하는 모드 판별 회로를 가지며,
    필드내 압축 처리 또는 프레임내 압축 처리는 상기 모드 판별 회로의 출력 신호에 대응하여 수행되는, 디지털 비디오 신호 기록/재생 장치.
  4. 제 3 항에 있어서,
    상기 모드 판별 회로는, 상기 필드들의 픽셀 값들의 합과 차이로 각 필드들의 화상들의 상관관계를 판별하고, 그 결과값과 미리 설정된 임계값을 비교하고, 비교된 결과에 대응하여 화상들의 움직임이 큰지 또는 작은지를 판단하고, 상기 필 드내 압축 처리 또는 프레임내 압축 처리 중에서 한 처리를 선택하고, 선택된 압축 처리를 나타내는 정보를 기록 성분으로서 동기 블록의 ID에 배치하는, 디지털 비디오 신호 기록/재생 장치.
  5. 제 1 항에 있어서,
    상기 제 1 디코더의 다음 단(stage)에 배치되며, 상기 제 1 디코더의 출력 신호 내의 에러들을 은폐하는 은폐 수단(concealing means)을 더 포함하며,
    상기 스위칭 수단은 상기 은폐 수단의 출력 신호와 상기 입력 디지털 비디오 신호 사이를 스위칭하는, 디지털 비디오 신호 기록/재생 장치.
  6. 기록 매체에 디지털 비디오 신호를 기록하고 기록 매체로부터 디지털 비디오 신호를 재생하는 디지털 비디오 신호 기록/재생 방법에 있어서,
    입력 디지털 비디오 신호를 압축하는 단계;
    압축된 신호를 에러 정정 코드로 인코딩하는 단계;
    상기 에러 정정 코드로 인코딩된 신호를 기록 매체에 기록하는 단계;
    상기 기록 매체로부터 신호를 재생하는 단계;
    상기 에러 정정 코드로 인코딩된 재생 신호를 디코딩하는 단계;
    디코딩된 신호를 압축 해제하는 단계; 및
    압축 해제된 재생 디지털 비디오 신호와 상기 입력 디지털 비디오 신호 사이를 각 필드의 끝에서 스위칭하는 단계를 포함하고,
    상기 재생 단계는 상기 기록 단계가 신호를 기록하기 전에 상기 기록 매체로부터 신호를 재생하고,
    상기 재생 단계에서 상기 기록 매체로부터 재생된 신호는, 상기 기록 단계에서 기록된 신호보다, 상기 입력 디지털 비디오 신호의 필드 변화와 동기하여 상기기록 단계에서 상기 기록 매체에 신호가 기록되는 시간 기간만큼 먼저 배치되는, 디지털 비디오 신호 기록/재생 방법.
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