KR100574588B1 - 데이터 출력단에서 외부 클록 신호에 대해 개선된 동기를 제공하는 집적 회로 - Google Patents

데이터 출력단에서 외부 클록 신호에 대해 개선된 동기를 제공하는 집적 회로 Download PDF

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Abstract

본 발명의 회로는 외부 클록 신호(CLKE)를 위한 클록 입력단과 데이터 출력단(10)에 데이터(DATA)를 출력하기 위한 출력 유니트(L)를 갖는다. 상기 출력 유니트는 정상 동작 모드 동안 내부 클록 신호(CLKI)에 의해 제어된다. 그 외에도 상기 집적 회로는 상기 외부 클록 신호(CLKE)로부터 내부 클록 신호(CLKI)를 생성하기 위한 제어 유니트(DLL)를 갖는다. 상기 제어 유니트는 위상 편이 유니트를 가지며, 상기 위상 편이 유니트는 정상 동작 모드 동안 상기 외부 클록 신호(CLKE)에 대한 제어 유니트(DLL)에 의해 생성되는 내부 클록 신호(CLKI)의 위상 편이를 야기한다. 또한, 상기 회로는 상기 데이터 출력단(10)에서 용량성 부하를 검출하기 위한 검출기 유니트(CMP)를 갖는다. 상기 검출기 유니트는 검출기 신호(S2)를 위상 편이 유니트(PRD)에 제공하며 상기 위상 편이는 검출기 신호에 따라 조정된다.

Description

데이터 출력단에서 외부 클록 신호에 대해 개선된 동기를 제공하는 집적 회로 {INTEGRATED CIRCUIT WITH IMPROVED SYNCHRONISM FOR AN EXTERNAL CLOCK SIGNAL AT A DATA OUTPUT}
본 발명은 집적 회로에 관한 것으로서, 상기 집적 회로는 외부 클록 신호를 위한 클록 입력단, 내부 클록 신호에 의해 제어되어 데이터 출력단에 데이터를 출력하는 출력 유니트, 및 외부 클록 신호로부터 내부 클록 신호를 생성하는 제어 유니트를 포함하며, 상기 제어 유니트는 상기 제어 유니트에 의해 생성된 내부 클록 신호의 외부 클럭 신호에 대한 위상 편이를 실행하는 위상 편이 유니트를 구비한다.
SDRAM의 형태인 그런 종류의 집적 회로는 ISSCC 98/ Session 10/ High-Speed Chip-To-Chip Connections/ Paper FA 10.2에 발표된 C. Kim 등의 "A 640MB/s Bi-Directional Data Strobed, Double-Data-Rate SDRAM with a 40mw DLL Circuit for a 256MB Memory System"에 개시되어 있다. 상기 SDRAM의 출력 유니트는 내부 클록 신호로 클록되고, 상기 클록 신호는 상기 외부 클록 신호에 대해 음의 위상 편이를 가지며, 상기 위상 편이는 DLL(Delay Locked Loop)-회로 형태의 제어 유니트를 통해 발생된다. 상기 DLL을 통해 야기되는 음의 위상 편이는 외부 클록 신호보다 내부 클록 신호가 먼저 오게 하며, 또한 상기 출력 유니트와 데이터 출력간의 시간지연을 고려하여 상기 출력 유니트가 출력한 데이터로 하여금 외부 클록 신호와 동일한 위상으로 데이터 출력단에 제공되도록 설정된다. 이러한 방식으로 상기 데이터 출력단에서 출력된 데이터는 외부에서 다시 상기 외부 클록 신호와 동일한 위상으로 제공될 것이다.
GB-A-2 316 208에는 디지털 지연 회로를 갖는 반도체 회로가 공지되어 있다. 상기 반도체 회로는 외부에서 공급된 클럭 신호로부터 타이밍 신호를 생성하기 위한 제어 유니트를 갖는다. 상기 제어 유니트는 타이밍 신호를 생성시키기 위한 지연 회로를 갖는다. 비교 회로는 기준 신호의 위상 위치와 출력 신호의 위상 위치를 비교함으로써, 제어 유니트에 의해 지연 회로의 지연이 조절된다.
US 5 550 783A에는 모노리식 RAM-메모리를 위한 위상 편이의 보정을 위한 회로가 개시되어 있다. 상기 회로는 내부 클록 신호의 생성에 이용되는 위상 보정 회로를 갖는다. 상기 위상 보정 회로는 비교기 회로를 가지며, 외부 클록 신호와 지연되는 내부 클록 신호가 상기 비교기 회로에 제공된다. 상기 양 신호로부터 제어 신호가 도출되어 상기 내부 클록 신호의 지연의 조정에 이용된다.
본 발명의 목적은 상기 회로의 외부 결선에 무관하게 데이터가 외부 클록 신호와의 개선된 동기성을 가지고 데이터 출력단에서 출력되는 집적 회로를 제공하는데 있다.
상기 목적은 제 1 항에 따른 집적 회로에 의해 달성된다. 본 발명의 유리한 실시예는 종속항에 기술된다.
본 발명에 따른 집적 회로는 외부 클록 신호를 위한 클록 입력단과, 정상 동작 모드에서 내부 클록 신호에 의해 제어되며 데이터를 데이터 출력단에 출력하는 출력 유니트를 갖는다. 그 외에도, 상기 집적 회로는 테스트 동작 모드에서 특정 위상 편이를 조정할 수 있는 조정가능 위상 편이 유니트를 가지며, 외부 클록 신호로부터 내부 클록 신호를 생성하는 제어 유니트 및 위상 편이 유니트에 적절한 검출기 신호를 제공하며 테스트 동작 모드에서 데이터 출력단에서 용량성 부하를 검출하기 위한 검출기 유니트 가지며, 이 때 상기 위상 편이의 목표값은 상기 검출기 신호에 따라서 조정된다.
위에서 언급한 Kim 등의 논문에 공지된 SDRAM의 단점은 상기 DLL을 통해 야기되는 외부 클록 신호에 대한 내부 클록 신호의 음의 위상 편이가 단지 데이터 출력단의 특정 결선에 대해서만 원하는 결과를 가져온다는 것이다. 하기에 설명되는 발명의 발명자는 상기 데이터 출력의 결선에 따라서 그의 용량성 부하가 크게 변화될 수 있다는 사실을 발견하였다. 상기 출력 유니트와 상기 데이터 출력단간의 신호 지연 시간은 상기 데이터 출력단의 용량성 부하에 의존적이지만, 종래 회로의 경우에는 상기 DLL을 통해 야기되는 음의 위상 편이가 SDRAM의 제조자에 의해 확실히 조정되기 때문에, 상기 데이터 출력단에서 출력된 데이터가 많은 경우에 상기 외부 클록 신호와 동일한 위상으로 제공되게 된다.
본 발명에 따르면, 상기 위상 편이는 데이터 출력단에서 검출된 용량성 부하에 따라 위상 편이 유니트에 의해 조정되므로 용량성 부하를 책임지는 데이터 출력단의 결선과는 상관없이, 상기 외부 클록 신호와 내부 클록 신호간의 시간 관계가 이루어지는데, 이러한 관계에서 상기 출력 유니트로부터 데이터 출력으로 출력된 데이터는 상기 외부 클록 신호와 동기된다. 도입부에서 설명한 종래 기술과는 달리, 본 발명의 경우에는 예를 들어 DLL인 제어 유니트를 통해 야기되는 위상 편이가 상기 집적 회로의 제조자에 의해 확실히 조정된다. 오히려 상기 제어 유니트가 자체적으로 동작 동안 데이터 출력단에서의 용량성 부하를 검출함으로써, 상기 집적 회로의 외부 결선 후에 위상 편이를 조정한다.
본 발명은 예를 들어 SDRAM에서 이용하기에 적합하다. 그러나 외부 클록 신호와 동기되어야 하는 데이터를 데이터 출력단에 제공하는 임의의 다른 집적 회로에서도 사용될 수 있다.
본 발명의 또 다른 개선에 따르면, 집적 회로의 테스트 동작 모드가 제공되고, 상기 테스트 동작 모드에서는 출력 유니트가 테스트 신호를 데이터 출력단에 출력하며, 상기 검출기 유니트가 상기 출력 유니트로부터 데이터 출력단으로의 테스트 신호의 전파 시간을 데이터 출력단에서의 용량성 부하 크기로서 검출한다. 이러한 방식으로, 데이터 출력단에서의 용량성 부하가 검출된다.
본 발명의 또 다른 개선에 따르면, 상기 출력 유니트는 테스트 동작 모드에서 외부 클록 신호에 의해 제어되며, 검출기 유니트는 상기 테스트 동작 모드에서 데이터 출력단에서 조정되는 테스트 신호와 외부 클록 신호간의 위상 편이 검출을 위한 비교 유니트를 가지며, 상기 제어 유니트는 상기 비교 유니트에 의해 검출된 위상 편이에 일치하도록 위상 편이 유니트를 통해서 위상 편이를 조정하는 방식으로 테스트 신호의 전파 시간을 검출할 수 있다.
상기 정상 동작 모드와는 달리, 상기 출력 유니트는 테스트 동작 모드에서 내부 클록 신호에 의해 제어되는 것이 아니라 외부 클록 신호에 의해 제어된다. 상기 외부 클록 신호는 외부로부터 주어지기 때문에, 테스트 동작 모드에서 상기 출력 유니트를 통해 상기 테스트 신호를 출력하기 위한 스타팅 시점이 정해진다. 출력 유니트로부터 데이터 출력단으로의 테스트 신호의 전파 시간은 데이터 출력단에서의 테스트 신호가 상기 출력 유니트에 의한 테스트 신호의 출력을 개시하는 외부 클록 신호보다 얼마나 뒤에 에지를 가지는지를 모니터링하는 방식으로 원할하게 결정될 수 있다.
집적 회로의 경우 위상 편이 유니트에 의한 본 발명에 따른 위상 편이 조정 및 그와 관련하여 데이터 출력단에서의 용량성 부하 검출은 예를 들어 회로 동작의 개시 과정 동안 이루어질 수 있다.
또 다른 한 개선에 따르면, 집적 회로는 외부 클록 신호의 제공을 위한 제 1 입력 드라이버를 가지는데, 그의 입력단은 클록 입력단에 연결되며 그의 출력단은 비교 유니트의 제 1 입력단 및 출력 유니트의 클록 입력단에 연결된다. 그 외에도, 상기 집적 회로는 제 2 입력 드라이버를 가지는데, 그의 입력단에는 테스트 동작 모드에서 데이터 출력단에서 조정되는 테스트 신호가 제공되며, 그의 출력단은 비교 유니트의 제 2 입력단에 연결되어 있다. 이 때 상기 제 1 입력 드라이버를 통한 상기 외부 클록 신호의 전파 시간은 제 2 입력 드라이버를 통한 테스트 신호의 전파 시간과 동일하다.
상기 비교 유니트가 테스트 동작 모드에서 외부 클록 신호와 상기 데이터 출력에 출력되는 테스트 신호간의 위상 편이를 결정하기 때문에, 전술한 방식으로 두 입력 드라이버의 상이한 치수로 인한 비교 결과 변조가 회피된다. 그렇지 않으면, 테스트 동작 모드에서 외부 클록 신호와 테스트 신호간의 위상 편이를 데이터 출력단에서 확인하는 비교 유니트에 양 신호가 직접 제공되는 것이 아니라 양쪽 입력 드라이버를 통해 제공됨으로써, 이러한 변조가 이루어진다. 양쪽 입력 드라이버를 통한 신호 전파 시간이 다르면, 상기 비교 유니트가 위상 편이를 검출하게 되는데, 상기 위상 편이는 적어도 부분적으로는 신호 전파 시간의 차이에 의해 야기된다.
본 발명의 또 다른 한 개선에 따르면, 정상 동작 모드에서 제 2 입력 드라이버는 집적 회로에 외부 데이터를 제공하는데 이용된다. 이의 장점은 상기 제 2 입력 드라이버가 테스트 신호를 데이터 출력으로부터 비교 유니트로 전달하는 테스트 동작 모드에서뿐만 아니라 집적 회로 내에서 데이터를 전달하는 정상 동작 모드에서 이용되며, 시간적으로 분리된 이러한 두 작업을 위해 2개의 다른 입력 드라이버를 필요로 하지 않는다는 것이다. 그 때문에 소요 면적이 줄어든다.
본 발명은 하기에서 본 발명의 실시예를 보여주는 도면을 이용해 상술된다.
도 1 은 본 발명에 따른 집적 회로의 제 1의 실시예,
도 2 는 도 1의 실시예의 상세도,
도 3 은 도 1에 대한 다른 실시예의 상세도,
도 4 는 도 2 의 블록도의 상세도.
도 1에는 SDRAM으로서 본 발명에 따른 집적 회로(IC)의 제 1 실시예가 도시되어 있다. 그러나 본 발명은 SDRAM에 국한되지 않고 임의의 다른 집적 회로에도 이용될 수 있다. 상기 회로는 출력 유니트(L)를 가지며, 상기 출력 유니트는 상기 집적 회로(IC)의 정상 동작 모드에서 제 1 멀티플렉서(MUX1)에 의해 제공되는 데이터(DATA)를 상기 집적 회로의 데이터 출력단에 출력한다. 이 때 상기 데이터(DATA)는 SDRAM에 속하는 미도시된 메모리 셀로부터 판독된다. 그 외에도 상기 SDRAM은 외부 클록 신호(CLKE)의 제공을 위한 클록 입력단을 갖는다. 상기 클록 입력단으로부터 외부 클록 신호가 제 1 입력 드라이버(D1)를 지나 DLL(Delay Locked Loop)-회로에 제공되며, 이 때 상기 DLL회로는 상기 외부 클록 신호(CLKE)로부터 내부 클록 신호(CLKI)를 생성하며, 상기 내부 클록 신호는 외부 클록 신호에 대해 일정한 음의 위상 편이를 갖는다. 그러므로 상기 내부 클록 신호는 외부 클록 신호보다 먼저 온다. 상기 내부 클록 신호(CLKI)는 제 2 멀티플렉서(MUX2)를 지나 상기 출력 유니트(L)의 클록 입력단에 제공된다. 상기 멀티플렉서(MUX1, MUX2)는 회로의 정상 동작 모드에서 상기 출력 유니트(L)에 데이터(DATA)를 제공하며 상기 출력 유니트(L)의 클록 입력단에 내부 클록 신호(CLKI)를 제공하는 방식으로 액티베이팅 신호(EN)에 의해 제어된다.
상기 출력 유니트(L)에 의해 출력되는 데이터(DATA)가 데이터 출력단(10)에서 외부 클록 신호(CLKE)와 동기적으로 제공되도록 하기 위해, 상기 제어 유니트(DLL)는, 출력 유니트(L)가 상기 데이터(DATA)를 조기에 상기 드라이버(D3)에 출력하고 데이터(DATA)가 상기 출력 유니트(L)와 데이터 출력(10)간의 신호 지연 시간을 고려하여 데이터 출력단(10)에서 외부 클록 신호(CLKE)와 동기적으로 제공되도록 하는, 외부 클록 신호(CLKE)에 대한 내부 클록 신호(CLKI)의 음의 위상 편이를 야기한다. 그러나 상기 출력 유니트(L)와 데이터 출력단(10)간의 신호 전파 시간은 상기 데이터 출력단(10)의 외부의 용량성 부하에 의존적이다. 상기 용량성 부하는 도 1에서 커패시터(C)이다. 본 발명에 따라 상기 DLL을 통해 야기되는 상기 외부 클록 신호(CLKE)에 대한 내부 클록 신호(CLKI)의 위상 편이가 상기 데이터 출력단(10)의 용량성 부하(C)에 의존하여 이루어진다. 두 멀티플렉서(MUX1, MUX2)는 상기 액티베이팅 신호(EN)에 의해 테스트 동작 모드에서 스위칭되는데, 이때 출력 유니트(L)에 테스트 신호(TEST)가 데이터(DATA) 대신에 제공되고, 그의 클록 입력단에 내부 클록 신호(CLKI) 대신에 외부 클록 신호(CLKE)가 제공된다. 그런 경우, 상기 테스트 신호(TEST)는 외부 클록 신호(CLKE)에 따라서 출력 유니트(L)로부터 드라이버(D3)를 지나 데이터 출력단(10)에 전달된다.
(데이터 출력단(10)에서의 용량성 부하(C)의 크기를 나타내는) 출력 유니트(L)로부터 데이터 출력단(10)으로의 테스트 신호(TEST)의 신호 전파 시간을 검출하기 위해 집적 회로는 비교 유니트(CMP)를 가지는데, 상기 비교 유니트는 외부 클록 신호(CLKE)와 상기 데이터 출력단(10)에 출력된 테스트 신호(TEST) 사이의 위상차를 검출한다. 이를 위해 상기 비교 유니트(CMP)의 제 1 비교 입력단에 외부 클록 신호(CLKE)가 제공되고 제 2 비교 입력단에 제 2 입력 드라이버(D2)를 지나 상기 데이터 출력단(10)에 출력되는 테스트 신호가 제공된다.
상기 비교 유니트(CMP)는 상기 집적 회로의 동작 모드를 정하는 액티베이팅 신호(EN)를 통해 제어된다. 상기 비교 유니트는 상기 회로의 테스트 동작 모드에서만 동작되고 정상 동작 모드에서는 동작하지 않는다. 상기 테스트 동작 모드는 이 실시예에서 SDRAM의 개시 단계에서 실시된다. 테스트 동작 모드에서 비교 유니트(CMP)는 출력 유니트(L)와 데이터 출력단(10)간의 테스트 신호의 전파 시간을 검출한다. 정상 동작 모드에서 출력 유니트(L)는 내부 클록 신호(CLKI)에 의해 제어되고, 이 때 상기 내부 클록 신호는 외부 클록 신호(CLKE)에 대해 상기 테스트 동작 모드에서 검출되는 (음의) 위상 편이를 가지며, 상기 위상 편이는 상기 목적을 위해 테스트 동작 모드 동안 비교 유니트에 의해 저장된다.
제 2 입력 드라이버(D2)가 정상 동작 모드에서 외부에서 데이터 출력단(10)에 전달되는 데이터의 제공에 이용되는 것을 도 1에서 알 수 있으며, 이 때 상기 데이터는 SDRAM에 저장되어야 한다(도 1에서 도면 부호 30으로 도시됨). 상기 제 2 입력 드라이버(D2)는 테스트 동작 모드에서는 데이터 출력단(10)에서의 테스트 신호를 비교 유니트(CMP)에 제공하는데 이용되며, 정상 동작 모드에서는 외부로부터 데이터 출력단(10)에 전달되는 데이터의 제공에 이용되며, 이 때 상기 데이터는 메모리에 저장되어야 한다. 그러므로 상기 데이터 출력단(10)은 동시에 SDRAM의 데이터 입력이기도 하다.
도 2에는 도 1에 도시된 DLL의 블록도가 상세히 도시되어 있다. 상기 클록 입력단으로부터 제 1 입력 드라이버(D1)를 지나 제공되는 외부 클록 신호(CLKE')는 전압 제어 지연 라인(VCDL)에 제공되며, 상기 전압 제어 지연 라인은 외부 클록 신호로부터 내부 클록 신호(CLKI)를 생성한다. 이와 동시에 상기 외부 클록 신호(CLKE')는 위상 검출 유니트(PFD)의 제 1 입력단에도 제공된다. 위상 검출 유니트(PFD)의 제 2 입력단에 조정가능 위상 편이 유니트(PRD)의 출력 신호(S3)가 제공된다. 상기 위상 검출 유니트(PFD)의 출력 신호는 저역 필터(F)를 지나 전압 제어 지연 라인(VCDL)에 제어 신호로서 제공된다. 상기 내부 클록 신호(CLKI)는 조정가능 위상 편이 유니트(PRD)를 지나 신호(S3)로서 상기 위상 검출 유니트(PFD)의 제 2 입력단에 피드백된다.
상기 위상 편이 유니트(PRD)는 내부 클록 신호(CLKI)에 대해 그의 출력에서 신호(S3)의 위상 편이를 야기하는데, 상기 위상 편이는 비교 유니트(CMP)에 의해 제공되는 검출기 신호(S2)에 의존적이다. 상기 검출기 신호(S2)는, 테스트 동작 모드에서, 데이터 출력단(10)으로부터 제 2 입력 드라이버(D2)를 지나 신호(S1)의 형태로 제공되는 테스트 신호(TEST)와 외부 클록 신호(CLKE')의 상기 유니트(CMP)에 의한 비교를 통해 생성된다. 상기 비교 유니트(CMP)와 상기 위상 편이 유니트(PRD)의 정확한 기능은 하기에서 도 4를 이용해 상술된다.
도 4의 상부에는 비교 유니트(CMP)가 도시되고 그 하부에는 위상 편이 유니트(PRD)가 도시되어 있다. 상기 비교 유니트(CMP)는 다수의 기초 유니트의 직렬 회로를 가지며, 상기 기초 유니트 중 단지 4개만이 도 4에 도시되어 있다. 각각의 기초 유니트는 제 1 스위칭 소자(SW1)와 메모리 소자(M)의 직렬 회로로 이루어진다. 상기 메모리 소자(M)는 홀드 회로로서 2개의 역병렬 배치된 인버터(IM)와 이것 뒤에 배열된 인버터(I)를 가지므로, 각각의 기초 소자의 입력단에 인가되는 신호 레벨이 상기 홀드 회로(hold circuit)에 저장되고, 그 뒤에 배열된 인버터(I)를 통해 다시 반전되어, 본래의 신호 레벨이 기초 유니트의 출력단에서 비반전 형태로 제공된다. 상기 기초 유니트 중 2개마다 XOR-게이트가 할당되고, 메모리 소자(M)에 저장된 신호 레벨이 상기 기초 유니트에 제공된다. 상기 XOR-게이트의 출력 신호는 상기 비교 유니트의(CMP)로의 출력 신호(S2)를 형성한다. 상기 제 1 스위칭 유니트(SW1)는 제어 입력단을 가지며, 이 때 상기 데이터 출력단에서 출력되고 데이터 출력단에서 인출되는 테스트 신호(S1)가 상기 제어 입력단에 제공된다. 상기 기초 유니트의 직렬 회로의 입력단에 상기 외부 클록 신호(CLKE')가 제공된다.
상기 비교 유니트(CMP)의 기능은 다음과 같다: 먼저, 상기 기초 소자는 모든 메모리 유니트(M)가 낮은 신호 레벨을 저장하는 상태를 유도한다. 그 다음에, 테스트 동작 모드에서 도 1의 출력 유니트(L)를 통해 테스트 신호(TEST)의 출력을 시작하게 하는 외부 클록 신호(CLKE')의 에지가, 그 시점에서 개방되는 스위칭 유니트(SW1)를 통해 기초 유니트의 직렬 회로를 따라서 전달된다. 상기 신호 에지는 상기 신호(S1)의 레벨이 데이터 출력단에서 변할 때까지 상기 직렬 회로를 통해 계속된다. 상기 신호(S1)의 레벨이 변하면, 제 1 스위칭 소자(SW1)가 차단되므로, 상기 메모리 유니트(M)의 상태가 동결된다. 상기 신호(S1)는 액티베이팅 신호(EN)에 의해 리세팅되는 플립 플롭(FF)을 지나 제 1 스위칭 소자(SW1)에 제공된다. 이는 상기 집적 회로를 테스트 동작 모드로 세팅할 때 이루어진다. 상기 플립 플롭(FF)은 신호(S1)를 통해 세팅되고 변경된 신호를 저장하므로, 제 1 스위칭 소자(SW1)는 계속적으로 차단되어 있으며 더 정확하게 말해서 집적 회로(IC)를 정상 동작 모드로 세팅한 후에도 차단되어 있다.
하기에서 도 4를 참고로 상기 위상 편이 유니트(PRD)가 상술된다. 상기 내부 클록 신호(CLKI)는 지연 소자(V)의 직렬 회로에 제공되고, 상기 지연 소자는 직렬 접속된 2개의 인버터(I)로 이루어진다. 각각의 지연 소자(V)의 출력은 제 2 스위칭 소자(SW2)에 의해 상기 위상 편이 유니트(PRD)의 출력단에 연결되어 있으며, 상기 위상 편이 유니트 신호(S3)가 공급된다. 상기 제 2 스위칭 소자(SW2)는 제어 입력단을 가지며, 상기 비교 유니트(CMP)의 출력 신호(S2) 각각이 상기 제어 입력에 제공된다.
상기 스위칭 소자(SW1)가 차단되는 시점에, 상기 메모리 소자(M)의 메모리 모드는 "동결된다". 그러므로 상기 외부 클록 신호(CLKE')의 신호 에지는 상기 시점까지만 직렬 회로를 통해 계속된다. 상기 메모리 소자(M)에서만 상기 저장된 모드가 변하며, 상기 메모리 소자를 통해 상기 신호 에지는 상기 시점까지 계속될 수 있다. 그리고 나서 기초 유니트의 직렬 회로에서 모든 인접한 기초 소자가 동일한 저장된 신호 레벨을 가지는데, 이때 상기 제 1 스위칭 소자(SW1)가 차단되기 전에 외부 클록 신호(CLKE')의 신호 에지가 전달되었던 두 기초 소자는 제외된다. 이런 이유로 상기 XOR-게이트만이 상기 양 기초 소자에 연결되어 있는 출력단에서 높은 신호 레벨을 제공한다. 나머지 XOR-게이트는 낮은 신호 레벨을 출력한다. 그러므로 상기 비교 유니트(CMP)는 외부 클록 신호(CLKE')와 상기 데이터 출력단(10)에 출력되는 테스트 신호로부터 도출되는 신호(S1) 사이의 신호 전파 시간 이동 또는 위상차를 나타내는 크기의 출력 신호(S2)를 제공한다.
상기 위상 편이 유니트(PRD)에서는 제 2 스위칭 소자(SW2)가 도전접속되고, 이 때 상기 제 2 스위칭 소자에 할당된 XOR-게이트는 높은 출력 레벨을 제공하는 것이 정확하다. 모든 다른 제 2 스위칭 소자(SW2)는 차단되어 있다. 그러므로 상기 신호(S1)와 외부 클록 신호(CLKE') 사이의 신호 전파 시간 이동에 비례하는 상기 위상 편이 유니트(PRD)의 출력 신호(S3)의 지연이 나타난다. 다시 말해서: 상기 위상 편이 유니트를 통한 위상 편이는 상기 테스트 신호의 전파 시간에 기초해서 그리고 그로인한 용량성 부하에 기초해서 상기 데이터 출력단에서 조정된다.
도 3에는 데이터 출력단(10)에서 테스트 신호를 검출한다는 점만이 다른 도 1 의 실시예의 변형예가 도시되어 있다. 도 1에서 데이터 출력단(10)에서 상기 신호는 상기 집적 회로내에서 탭핑되고(tapped) 비교 유니트(CMP)에 제공되는 반면, 이는 도 3에 따른 실시예의 경우에서는 상기 집적 회로의 외부로부터 상기 신호를 픽업함으로써 이루어진다. 도 3에 따르면, 상기 집적 회로(IC)는 상기 데이터 출력단(10) 외에도 제 2 입력 드라이버(D2)에 연결되어 있는 데이터 입력단(20)을 갖는다. 상기 데이터 출력단(10)은 저항(R)을 통해서 용량성 부하(C)에 외부적으로 연결되어 있다. 각각의 애플리케이션에 따라서 그러한 저항 소자(R)를 통해서 연결을 제공하기 위해 상기 집적 회로(IC)의 외부 연결이 제공된다. 상기 데이터 입력단(20)은 상기 저항 소자(R)와 용량성 부하(C) 사이의 회로 노드(A)에 연결되어 있다. 그러므로 상기 비교 유니트(CMP)는 상기 데이터 출력단(10)에서 출력된 테스트 신호(TEST)에 일치하는 신호(S1)가 상기 집적 회로(IC)의 외부로부터 제공된다. 이러한 방식으로 회로 노드(A)에서 조정되는 신호가 외부 클록 신호(CLKE)에 동기된다.

Claims (5)

  1. 외부 클록 신호(CLKE)를 위한 클록 입력단을 가지며,
    정상 모드 동작 동안에, 내부 클록 신호(CLKI)에 의해 제어되면서, 데이터(DATA)를 데이터 출력단(10)에 출력하는 출력 유니트(L)를 가지며,
    상기 외부 클록 신호에 대해 특정 위상 편이를 갖는 내부 클록신호(CLKI)를 상기 외부 클록 신호(CLKE)로부터 생성하기 위한 제어 유니트(DLL)를 가지며,
    상기 제어 유니트(DLL)는 조정가능한 위상 편이 유니트(PRD)를 가지며, 상기 위상 편이 유니트에 의해 특정 위상 편이가 테스트 동작 모드 동안에 조정가능해지며,
    상기 검출기 신호(S2)에 따라서 특정 위상 편이가 조정될 수 있으며, 위상 편이 유니트(PRD)에 적절한 검출기 신호(S2)를 제공하고, 테스트 동작 모드 동안에 데이터 출력단(10)에서의 용량성 부하를 검출하기 위한 검출기 유니트(CMP)를 가지며,
    상기 출력 유니트(L)는 테스트 동작 모드 동안에 테스트 신호(TEST)를 데이터 출력단(10)에 출력하며,
    상기 검출기 유니트(CMP)는 테스트 동작 모드 동안에 데이터 출력단(10)에서 조정되는 테스트 신호와 외부 테스트 신호(CLKE) 사이의 위상 편이를 검출하기 위한 비교 유니트를 가지며,
    상기 외부 클록 신호(CLKE)를 제공하기 위한 제 1 입력 드라이버(D1)를 가지며 - 상기 입력 드라이버의 입력단은 클록 입력단에 연결되고 출력단은 상기 비교 유니트의 제 1 입력단 및 상기 출력 유니트(L)의 클록 입력단에 연결됨 -,
    제 2 입력 드라이버(D2)를 구비하며 - 상기 입력 드라이버의 입력단에는 테스트 동작 모드 동안에 데이터 출력단(10)에서 조정된 테스트 신호가 제공되고, 출력단은 상기 비교 유니트의 제 2 입력단에 연결됨 -,
    상기 제 1 입력 드라이버(D1)를 통한 상기 외부 클록 신호(CLKE)의 전파 시간과 제 2 입력 드라이버(D2)를 통한 상기 테스트 신호의 전파 시간은 동일해지며,
    상기 제 2 입력 드라이버(D2)는 정상 동작 모드 동안에 데이터로 하여금 외부로부터 집적 회로에 전달되게 하는 집적 회로.
  2. 제 1 항에 있어서,
    상기 출력 유니트(L)는 테스트 동작 모드 동안에 외부 클록 신호(CLKE)에 의해 제어되며,
    상기 제어 유니트(DLL)는 특정 위상 편이가 상기 비교 유니트를 통해 검출되는 위상 편이와 거의 일치하도록 위상 편이 유니트(PRD)를 조정하는 집적 회로.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 외부 클록 신호(CLKE)로부터 상기 내부 클록 신호(CLKI)를 생성하기 위한 전압 제어 지연 라인(VCDL), 및
    상기 지연 라인(VCDL)을 제어하기 위한 위상 검출기 유니트(PFD)를 포함하고,
    상기 위상 검출기 유니트에서는 상기 외부 클록 신호(CLKE)가 제 1 입력단에 제공되고 상기 위상 편이 유니트(PRD)의 출력 신호(S3)가 제 2 입력단에 제공되며,
    상기 내부 클록 신호(CLKI)가 위상 편이 유니트(PRD)에 제공되며,
    상기 위상 편이 유니트(PRD)는 제공된 검출기 신호(S2)에 따라서 내부 클록 신호(CLKI)에 대한 출력 신호(S3)의 위상 편이를 야기하는 집적 회로.
  4. 삭제
  5. 삭제
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