KR20010079512A - 데이터 출력에서 외부 클록 신호를 위한 동기화가 개선된집적 회로 - Google Patents

데이터 출력에서 외부 클록 신호를 위한 동기화가 개선된집적 회로 Download PDF

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Abstract

본 발명의 회로는 외부 클록 신호(CLKE)를 위한 클록 입력과 데이터 출력(10)에 데이터(DATA)를 출력하기 위한 출력 유니트(L)를 갖는다. 상기 출력 유니트는 정상 동작 모드 동안 내부 클록 신호(CLKI)에 의해 제어된다. 그 외에도 상기 집적 회로는 상기 외부 클록 신호(CLKE)로부터 내부 클록 신호(CLKI)를 발생하기 위한 제어 유니트(DLL)를 갖는다. 상기 제어 유니트는 위상 변이 유니트를 가지며, 상기 위상 변이 유니트는 정상 동작 모드 동안 상기 외부 클록 신호(CLKE)와 관련하여 제어 유니트(DLL)에 의해 발생되는 내부 클록 신호(CLKI)의 위상 변이를 야기한다. 또한, 상기 회로는 상기 데이터 출력(10)에서 용량성 부하를 검출하기 위한 검파기 유니트(CMP)를 갖는다. 상기 검파기 유니트는 검파기 신호(S2)를 위상 변이 유니트(PRD)에 제공하며 상기 위상 변이는 검파기 신호에 따라 조정된다.

Description

데이터 출력에서 외부 클록 신호를 위한 동기화가 개선된 집적 회로 {INTEGRATED CIRCUIT WITH IMPROVED SYNCHRONISM FOR AN EXTERNAL CLOCK SIGNAL AT A DATA OUTPUT}
SDRAM으로서 그런 종류의 집적 회로는 ISSCC 98/ Session 10/ High-Speed Chip-To-Chip connections/ Papers FA 10.2에 발표된 C. Kim 등의 "A 640MB/s Bi-Directional Data Strobed, Double-Data-Rate SDRAM with a 40mw DLL Circuit for a 256MB Memory System"에 개시되어 있다. 상기 SDRAM의 출력 유니트는 내부 클록 신호로 클록되고, 상기 클록 신호는 상기 외부 클록 신호에 대해 음의 위상 변이를 가지며, 상기 위상 변이는 DLL(Delay Locked Loop)-회로인 제어 유니트를 통해 발생된다. 상기 DLL을 통해 야기되는 음의 위상 변이는 외부 클록 신호에 대해 내부 클록 신호의 리드를 야기하며, 상기 음의 위상 변이는 조정되므로 상기 출력 유니트와 데이터 출력 사이의 군지연의 고려하에서 상기 출력 유니트가 출력한 데이터가 외부 클록 신호로 등위상으로 데이터 출력에 제공된다. 이와 같이 상기 데이터 출력으로 출력된 데이터는 외부에서 다시 상기 외부 클록 신호에 동기되어 제공된다.
본 발명은 외부 클록 신호를 위한 클록 입력, 내부 클록 신호에 의해 제어되며 데이터를 데이터 출력에 출력하는 출력 유니트 및 외부 클록 신호에 대해 제어 유니트에 의해 발생되는 내부 클록 신호의 위상 변이를 야기하는 위상 변이 유니트를 가지며 외부 클록 신호로부터 내부 클록 신호를 발생하는 제어 유니트를 포함하는 집적 회로에 관한 것이다.
도 1 은 본 발명에 따른 집적 회로의 제 1 의 실시예,
도 2 는 도 1 의 실시예의 상세도,
도 3 은 도 1과 다른 실시예의 상세도,
도 4 는 도 2 의 블록도의 상세도.
본 발명의 목적은 상기 회로의 외부 와이어링에 무관하게 데이터가 외부 클록 신호에 대해 개선된 동기로 데이터 출력에서 출력되는 집적 회로를 제공하는데 있다.
상기 목적은 제 1 항에 따른 집적 회로로 달성된다. 본 발명의 유리한 구성은 종속항의 대상이 된다.
본 발명에 따른 집적 회로는 외부 클록 신호를 위한 클록 입력과 정상 동작 모드에서 내부 클록 신호에 의해 제어되며 데이터를 데이터 출력에 출력하는 출력 유니트를 갖는다. 그 외에도, 상기 회로는 테스트 동작 모드에서 일정한 위상 변이를 조정할 수 있는 조정형 위상 변이 유니트를 가지며 외부 클록 신호로부터 내부 클록 신호를 발생하는 제어 유니트 및 위상 변이 유니트에 적절한 검파기 신호를 제공하며 테스트 동작 모드에서 데이터 출력에서 용량성 부하의 검파를 위한 검파기 유니트 가지며, 이 때 상기 위상 변이의 목표값은 상기 검파기 신호에 따라서 조정된다.
위에서 언급한 Kim 등의 논문에 공지된 SDRAM의 단점은 외부 클록 신호에 대해 내부 클록 신호의, 상기 DLL을 통해 야기되는 음의 위상 변이가 희망하는 결과를 가져온다는 것이다. 하기에 설명되는 발명의 발명자는 상기 데이터 출력의 와이어링에 따라서 그의 용량성 부하가 현저히 가변적이라는 것을 확인하였다. 상기 출력 유니트와 상기 데이터 출력 사이의 군지연은 상기 데이터 출력의 용량성 부하에 의존적이지만, 상기 DLL을 통해 야기되는 음의 위상 변이가 종래의 회로의 경우 SDRAM의 제조자에 의해 고정되게 조정되기 때문에, 상기 데이터 출력에 출력된 데이터가 많은 경우에 상기 외부 클록 신호에 동기되어 제공되지 않는다.
본 발명에 따라 상기 위상 변이는 위상 변이 유니트를 통해 상기의 검출된 용량성 부하에 따라 데이터 출력에서 조정됨으로써, 용량성 부하를 책임지는 데이터 출력의 와이어링에 무관하게, 상기 외부 클록 신호에 대해 내부 클록 신호는 상기 출력 유니트로부터 데이터 출력으로 출력된 데이터가 거기에서 상기 외부 클록 신호에 동기되어 출력되는 시간 관계에 있다. 명세서 도입부에서 설명한 종래 기술에 반하여, 본 발명의 경우에 예를 들어 DLL인 제어 유니트를 통해 야기되는 위상 변이가 상기 집적 회로의 제조자를 통해 고정되게 조정된다. 오히려 상기 제어 유니트 자체는 동작 동안 데이터 출력에서 용량성 부하의 검파를 통해 위상 변이를 조정하는, 즉 상기 집적 회로의 외부 와이어링 후 조정된다.
본 발명은 예를 들어 SDRAM에 이용하기에 적합하다. 그러나 그의 이용은 외부 클록 신호에 동기되어야 하는 데이터를 데이터 출력에서 제공하는 임의의 다른 집적 회로에서도 가능해진다.
본 발명의 또 다른 구성에 따라 집적 회로의 테스트 동작 모드가 제공되고, 상기 테스트 동작 모드에서 출력 유니트는 테스트 신호를 데이터 출력에 출력하며상기 검파기 유니트는 상기 출력 유니트로부터 데이터 출력으로 테스트 신호의 지연을 용량성 부하의 크기로서 데이터 출력에서 검파한다. 그러므로 이와 같이 상기 용량성 부하는 데이터 출력에서 검파된다.
본 발명의 또 다른 구성에 따라, 상기 출력 유니트가 테스트 동작 모드에서 외부 클록 신호에 의해 제어되며 상기 검파기 유니트가 상기 외부 클록 신호와 상기 테스트 동작 모드에서 데이터 출력에서 조정되는 테스트 신호 사이의 위상 변이의 검파를 위해 비교 유니트를 가지며, 상기 제어 유니트가 상기 위상 변이 유니트를 통해 위상 변이를 조정하므로 상기 비교 유니트를 통해 검파되는 위상 변이에 일치하게 됨으로써, 테스트 신호의 지연이 검파된다.
상기 정상 동작 모드에 반하여, 상기 출력 유니트는 상기 테스트 동작 모드에서 상기 내부 클록 신호를 통해 제어되는 것이 아니라 외부 클록 신호를 통해 제어된다. 상기 외부 클록 신호가 외부로부터 설정되기 때문에, 상기 출력 유니트를 통해 테스트 동작 모드에서 상기 테스트 신호의 출력을 위한 스타팅 시점이 얻어진다. 상기 출력 유니트로부터 데이터 출력으로 테스트 신호의 지연은, 상기 출력 유니트를 통해 테스트 신호의 출력을 도입하는 외부 클록 신호보다 얼마나 뒤에 상기 테스트 신호가 데이터 출력에서 에지를 가지는지가 모니터됨으로써, 아무런 문제없이 정해진다.
상기 위상 변이 유니트를 통한 위상 변이의 본 발명에 따른 조정 및 그와 관련하여 데이터 출력에서 상기 용량성 부하의 검파가 집적 회로의 경우 그 개시 시에 예를 들어 초기화 과정 동안 이루어질 수 있다.
또 다른 구성에 따르면 집적 회로는 외부 클록 신호의 제공을 위한 제 1 의 입력 드라이버를 가지며, 그의 입력은 상기 클록 입력에 연결되며 그의 출력은 비교 유니트의 제 1 의 입력에 연결되어 있다. 그 외에도, 상기 집적 회로는 제 2 의 입력 드라이버를 가지며, 그의 입력에 테스트 동작 모드에서 데이터 출력에서 조정되는 테스트 신호가 제공되며, 그의 출력은 비교 유니트의 제 2 의 입력에 연결되어 있다. 이 때 상기 제 1 의 입력 드라이버를 통한 상기 외부 클록 신호의 지연은 제 2 의 입력 드라이버를 통한 테스트 신호의 지연에 동일하다.
상기 비교 유니트가 테스트 동작 모드에서 외부 클록 신호와 상기 데이터 출력에 출력되는 테스트 신호 사이의 위상 변이를 확인하기 때문에, 전술한 것과 같이 상기 비교 결과의 에일리어스가 상기 양 입력 드라이버의 상이한 크기 때문에 회피된다. 그렇지 않으면 상기 에일리어스는, 상기 테스트 동작 모드에서 외부 클록 신호와 테스트 신호 사이의 위상 변이를 데이터 출력에서 확인하는 비교 유니트에 상기 양 신호가 직접 제공되는 것이 아니라 상기 양 입력 드라이버에 의해 제공됨으로써, 이루어진다. 상기 양 입력 드라이버를 통한 상기 지연이 다르면, 상기 비교 유니트는 위상 변이를 검출하며, 상기 위상 변이는 적어도 부분적으로 상기 지연차를 통해 야기된다.
본 발명의 또 다른 구성에 따라 제 2 의 입력 드라이버는 정상 동작 모드에서 외부로부터 집적 회로에 인가되는 데이터를 제공하는데 이용된다. 이의 장점은 상기 제 2 의 입력 드라이버가 테스트 신호를 데이터 출력으로부터 비교 유니트로 전달하는 테스트 동작 모드에서뿐만 아니라 상기 집적 회로 내에서 데이터를 전달하는 정상 동작 모드에서 이용되며 시간적으로 분리된 상기 양 과제를 위해 2개의 다른 입력 드라이버가 필요하지 않다는 것이다. 그 때문에 소요 면적이 줄어든다.
본 발명은 하기에서 본 발명의 실시예를 보여주는 도면을 이용해 상술된다.
도 1에는 SDRAM으로서 본 발명에 따른 집적 회로(IC)의 제 1 의 실시예가 도시되어 있다. 그러나 본 발명은 SDRAM에 국한되지 않고 임의의 다른 집적 회로에도 이용될 수 있다. 상기 회로는 출력 유니트(L)를 가지며, 상기 출력 유니트는 상기 집적 회로(IC)의 정상 동작 모드에서 제 1 의 멀티플렉서(MUX1)에 의해 제공되는 데이터(DATA)를 상기 집적 회로의 데이터 출력에 출력한다. 이 때 상기 데이터(DATA)는 SDRAM의 도면에 도시되지 않은 메모리 셀로부터 판독된다. 그 외에도 상기 SDRAM은 외부 클록 신호(CLKE)의 제공을 위한 클록 입력을 갖는다. 상기 클록 입력으로부터 외부 클록 신호가 제 1 의 입력 드라이버(D1)를 지나 DLL(Delay Locked Loop)-회로에 제공되며, 이 때 상기 DLL회로는 상기 외부 클록 신호(CLKE)로부터 내부 클록 신호(CLKI)를 발생시키며, 상기 내부 클록 신호는 처음에 언급한 것에 대해 일정한 음의 위상 변이를 갖는다. 그러므로 상기 내부 클록 신호는 외부 클록 신호를 리드한다. 상기 내부 클록 신호(CLKI)는 제 2 의 멀티플렉서(MUX2)를 지나 상기 출력 유니트(L)의 클록 입력에 제공된다. 상기 멀티플렉서(MUX1, MUX2)는, 회로의 정상 동작 모드에서 상기 출력 유니트(L)에 데이터(DATA)를 제공하며 상기 출력 유니트(L)의 클록 입력에 내부 클록 신호(CLKI)를 제공할 수 있도록, 액티베이팅 신호(EN)에 의해 제어된다.
상기 출력 유니트(L)에 의해 출력되는 데이터(DATA)가 데이터 출력(10)에서 외부 클록 신호(CLKE)에 동기되어 제공되도록 하기 위해, 상기 제어 유니트(DLL)는 상기 출력 유니트(L)가 상기 데이터(DATA)를 조기에 상기 드라이버(D3)에 출력하므로 상기 데이터(DATA)는 상기 출력 유니트(L)와 데이터 출력(10) 사이의 군지연의 고려 하에서 데이터 출력(10)에서 외부 클록 신호(CLKE)에 동기되어 제공되는, 외부 클록 신호(CLKE)에 대한 내부 클록 신호(CLKI)의 음의 위상 변이를 야기한다. 그러나 상기 출력 유니트(L)와 데이터 출력(10) 사이의 지연은 상기 데이터 출력(10)의 외부의 용량성 부하에 의존적이다. 상기 용량성 부하는 도 1에서 커패시터(C)이다. 본 발명에 따라 상기 외부 클록 신호(CLKE)에 대한 내부 클록 신호(CLKI)의, 상기 DLL을 통해 야기되는 위상 변이가 상기 데이터 출력(10)의 용량성 부하(C)에 의존하여 이루어진다. 상기 양 멀티플렉서(MUX1, MUX2)는 상기 액티베이팅 신호(EN)에 의해 테스트 동작 모드에서 스위칭되므로, 상기 출력 유니트(L)에 테스트 신호(TEST)가 데이터(DATA) 대신에 그리고 그의 클록 입력에 내부 클록 신호(CLKI) 대신에 외부 클록 신호(CLKE)가 제공된다. 그런 경우, 상기 테스트 신호(TEST)는 출력 유니트(L)로부터 외부 클록 신호(CLKE)에 따라서 드라이버(D3)를 지나 데이터 출력(10)에 전달된다.
(데이터 출력(10)에서 상기 용량성 부하(C)의 크기인) 상기 출력 유니트(L)로부터 데이터 출력(10)으로 상기 테스트 신호(TEST)의 지연을 정검출하기 위해, 상기 집적 회로는 비교 유니트(CMP)를 가지며, 상기 비교 유니트는 외부 클록 신호(CLKE)와 상기 데이터 출력(10)에 출력된 테스트 신호(TEST) 사이의 위상차를 검출한다. 이를 위해 상기 비교 유니트(CMP)의 제 1 의 비교 입력에 외부 클록 신호(CLKE)가 그리고 제 2 의 비교 입력에 제 2 의 입력 드라이버(D2)를 지나 상기 데이터 출력(10)에 출력된 테스트 신호가 제공된다.
상기 비교 유니트(CMP)는 상기 집적 회로의 동작 모드를 정하는 액티베이팅 신호(EN)를 통해 제어된다. 상기 비교 유니트는 상기 회로의 테스트 동작 모드에서만 동작되고 정상 동작 모드에서 부동작된다. 상기 테스트 동작 모드는 이 실시예에서 상기 SDRAM의 초기화 단계에서 실시된다. 상기 테스트 동작 모드에서 상기 비교 유니트(CMP)는 출력 유니트(L)와 데이터 출력(10) 사이의 테스트 신호의 지연을 검출한다. 상기 정상 동작 모드에서 상기 출력 유니트(L)는 내부 클록 신호(CLKI)에 의해 제어되고, 이 때 상기 내부 클록 신호는 외부 클록 신호(CLKE)에 대해 상기 테스트 동작 모드에서 검출되는 (음의) 위상 변이를 가지며, 상기 위상 변이는 상기 목적을 위해 비교 유니트에 의해 테스트 동작 모드 동안 저장된다.
도 1에서 제 2 의 입력 드라이버(D2)가 정상 동작 모드에서, 외부에서 데이터 출력(10)에 전달되는 데이터의 제공에 이용되는 것이 파악되며, 이 때 상기 데이터는 SDRAM에 저장되어야 한다(도 1에서 도면 부호 30으로 도시됨). 상기 제 2의 입력 드라이버(D2)는 테스트 동작 모드에서 데이터 출력(10)에서 테스트 신호를 비교 유니트(CMP)에 제공하는데 이용되며 정상 동작 모드에서 외부로부터 데이터 출력(10)에 전달되는 데이터의 제공에 이용되며, 이 때 상기 데이터는 메모리에 저장되어야 한다. 그러므로 상기 데이터 출력(10)은 동시에 상기 SDRAM의 데이터 입력이기도 하다.
도 2에는 도 1에 도시된 DLL의 블록도가 파악된다. 상기 클록 입력으로부터 제 1 의 입력 드라이버(D1)를 지나 제공되는 외부 클록 신호(CLKE')는 전압 제어식 지연 라인(VCDL)에 제공되며, 상기 전압 제어식 지연 라인은 외부 클록 신호로부터 내부 클록 신호(CLKI)를 발생시킨다. 동시에 상기 외부 클록 신호(CLKE')는 위상 검파 유니트(PFD)의 제 1 의 입력에도 제공된다. 상기 위상 변이 유니트(PFD)의 출력 신호는 저역 필터(F)를 지나 전압 제어식 지연 라인(VCDL)에 제어 신호로서 제공된다. 상기 내부 클록 신호(CLKI)는 조정식 위상 변이 유니트(PRD)를 지나 신호(S3)로서 상기 위상 검파 유니트(PFD)의 제 2 의 입력에 피드백된다.
상기 위상 변이 유니트(PRD)는 내부 클록 신호(CLKI)에 대해 그의 출력에서 상기 신호(S3)의 위상 변이를 야기하며, 상기 위상 변이는 비교 유니트(CMP)에 의해 제공되는 검파기 신호(S2)에 의존적이다. 상기 검파기 신호(S2)는 상기 비교 유니트(CMP)에 의해 테스트 동작 모드에서 외부 클록 신호(CLKE')와 데이터 출력(10)에서 제 2 의 입력 드라이버(D2)를 지나 신호(S1)의 형태로 제공되는 테스트 신호(TEST)의 비교를 통해 발생된다. 상기 비교 유니트(CMP)와 상기 위상 변이 유니트(PRD)의 정확한 기능은 하기에서 도 4를 이용해 상술된다.
도 4의 상부에는 비교 유니트(CMP)가 도시되고 그 하부에는 위상 변이 유니트(PRD)가 도시되어 있다. 상기 비교 유니트(CMP)는 다수의 기초 유니트의 직렬 회로를 가지며, 상기 기초 유니트 중 단지 4개만이 도 4에 도시되어 있다. 각각의 기초 유니트는 제 1 의 스위칭 소자(SW1)와 메모리 소자(M)의 직렬 회로로 이루어진다. 상기 메모리 소자(M)는 홀드 회로로서 2개의 역병렬 인버터(IM)와 이것 뒤에 배열된 인버터(I)를 가지므로, 각각의 기초 소자의 입력에 인가되는 신호 레벨이 상기 홀드 회로에 저장되고 그 뒤에 배열된 인버터(I)를 통해 다시 반전되어, 최초의 신호 레벨이 상기 기초 유니트의 출력에서도 비반전 형태로 제공된다. 상기 기초 유니트 중 2개마다 XOR-게이트가 할당되고, 메모리 소자(M)에 저장된 신호 레벨이 상기 기초 유니트에 제공된다. 상기 XOR-게이트의 출력 신호는 상기 비교 유니트의(CMP)의 출력 신호(S2)를 형성한다. 상기 제 1 의 스위칭 유니트(SW1)는 제어 입력을 가지며, 이 때 상기 데이터 출력에 출력되며 거기에서 인출되는 테스트 신호(S1)는 상기 제어 입력에 제공된다. 상기 기초 유니트의 직렬 회로의 입력에 상기 외부 클록 신호(CLKE')가 제공된다.
상기 비교 유니트(CMP)의 기능은 다음과 같다: 먼저, 상기 기초 소자는 모든 메모리 유니트(M)가 낮은 신호 레벨을 저장하는 모드가 된다. 그 다음에, 테스트 동작 모드에서 상기 테스트 신호(TEST)의 출력을 도 1 의 출력 유니트(L)를 통해 시작하는 외부 클록 신호(CLKE')의 에지가 그 시점에서 개방되는 스위칭 유니트(SW1)를 통해 상기 기초 유니트의 직렬 회로를 따라서 전달된다. 상기 신호에지는 상기 신호(S1)의 레벨이 데이터 출력에서 변할 때까지 상기 직렬 회로를 통해 계속된다. 상기 신호(S1)의 레벨이 변하면, 제 1 의 스위칭 소자(SW1)가 차단되므로, 상기 메모리 유니트(M)의 상태가 동결된다. 상기 신호(S1)는 액티베이팅 신호(EN)에 의해 리세팅되는 플립 플롭(FF)을 지나 제 1 의 스위칭 소자(SW1)에 제공된다. 이는 상기 집적 회로를 테스트 동작 모드로 세팅할 때 이루어진다. 상기 플립 플롭(FF)은 신호(S1)를 통해 세팅되고 변경된 신호를 저장하므로, 제 1 의 스위칭 소자(SW1)는 계속적으로 차단되어 있으며 더 정확하게 말해서 집적 회로(IC)를 정상 동작 모드로 세팅한 후에도 차단되어 있다.
하기에서 도 4를 참고로 상기 위상 변이 유니트(PRD)가 상술된다. 상기 내부 클록 신호(CLKI)는 지연 소자(V)의 직렬 회로에 제공되고, 상기 지연 소자는 직렬 접속된 2개의 인버터(I)로 이루어진다. 각각의 지연 소자(V)의 출력은 제 2 의 스위칭 소자(SW2)에 의해 상기 위상 변이 유니트(PRD)의 출력에 연결되어 있으며, 상기 위상 변이 유니트에서 그것은 신호(S3)를 제공한다. 상기 제 2 의 스위칭 소자(SW2)는 제어 입력을 가지며, 상기 비교 유니트(CMP)의 출력 신호(S2) 각각이 상기 제어 입력에 제공된다.
상기 스위칭 소자(SW1)가 차단되는 시점에, 상기 메모리 소자(M)의 메모리 모드는 "동결된다". 그러므로 상기 외부 클록 신호(CLKE')의 신호 에지는 상기 시점까지만 직렬 회로를 통해 계속된다. 상기 메모리 소자(M)에서만 상기 저장된 모드가 변하며, 상기 메모리 소자를 통해 상기 신호 에지는 상기 시점까지 계속될 수 있다. 상기 기초 유니트의 직렬 회로에서 모든 인접한 기초 소자가 동일한 저장된신호 레벨을 가지며, 상기 제 1 의 스위칭 소자(SW1)가 차단되기 전에, 상기 외부 클록 신호(CLKE')의 신호 에지가 전달되는 상기 양 기초 소자를 제외하고 있다. 이런 이유로 상기 XOR-게이트는 상기 양 기초 소자에 연결되어 있는 출력에서 높은 신호 레벨을 제공한다. 나머지 XOR-게이트는 낮은 신호 레벨을 출력한다. 그러므로 상기 비교 유니트(CMP)는 외부 클록 신호(CLKE')와 상기 데이터 출력(10)에 출력되는 테스트 신호로부터 도출되는 신호(S1) 사이의 지연 변이 또는 위상차를 위한 크기인 출력 신호(S2)를 제공한다.
상기 위상 변이 유니트(PRD)에서 정확히 말해 제 2 의 스위칭 소자(SW2)는 도전되고, 이 때 그의 할당된 XOR-게이트는 높은 출력 레벨을 제공한다. 모든 다른 제 2 의 스위칭 소자(SW2)는 차단되어 있다. 그러므로 상기 신호(S1)와 외부 클록 신호(CLKE') 사이의 지연 변이에 비례하는 상기 위상 변이 유니트(PRD)의 출력 신호(S3)의 지연이 이루어진다. 다시 말해서: 상기 위상 변이 유니트를 통한 위상 변이는 상기 테스트 신호의 지연에 따라서 그 결과 용량성 부하에 따라서 상기 데이터 출력에서 조정된다.
도 3에는 데이터 출력(10)에서 테스트 신호의 검출이라는 점에서만 구별되는 도 1 의 실시예의 변형예가 도시되어 있다. 도 1에서 상기 신호는 데이터 출력(10)에서 상기 집적 회로내에서 인출되고 비교 유니트(CMP)에 제공되는 반면, 이는 도 3에 따른 실시예의 경우 상기 집적 회로의 외부로부터 인출을 통해 이루어진다. 도 3에 따라서 상기 집적 회로(IC)는 상기 데이터 출력(10) 외에도 제 2 의 입력 드라이버(D2)에 연결되어 있는 데이터 입력(20)을 갖는다. 상기 데이터출력(10)은 외부에서 저항(R)에 의해 용량성 부하(C)에 연결되어 있다. 적용에 따라서 상기 집적 회로(IC)의 외부 와이어링을 통해 그러한 저항 소자(R)를 지나는 단자가 제공된다. 상기 데이터 입력(20)은 상기 저항 소자(R)와 용량성 부하(C) 사이의 회로 노드(A)에 연결되어 있다. 그러므로 상기 비교 유니트(CMP)는 상기 데이터 출력(10)에 출력된 테스트 신호(TEST)에 일치하는 신호(S1)를 상기 집적 회로(IC)의 외부로부터 제공된다. 이와 같이하여 회로 노드(A)에서 조정되는 신호가 외부 클록 신호(CLKE)에 동기된다.

Claims (5)

  1. - 외부 클록 신호(CLKE)를 위한 클록 입력을 가지며,
    - 데이터(DATA)를 데이터 출력(10)에 출력하며 정상 동작 모드에서 내부 클록 신호(CLKI)에 의해 제어되는 출력 유니트(L)를 가지며,
    - 상기 외부 클록 신호에 대해 일정한 위상 변이로 외부 클록 신호(CLKE)로부터 내부 클록신호(CLKI)를 발생하기 위한 제어 유니트(DLL)를 가지며,
    - 상기 제어 유니트(DLL)는 조정가능한 위상 변이 유니트(PRD)를 가지며, 상기 위상 변이 유니트로 일정한 위상 변이가 테스트 동작 모드에서 조정가능해지며,
    - 일정한 위상 변이가 검파기 신호(S2)에 따라서 조정될 수 있으며, 위상 변이 유니트(PRD)에 적절한 검파기 신호(S2)를 제공하는 테스트 동작 모드에서 데이터 출력(10)에 용량성 부하의 검출을 위한 검파기 유니트(CMP)를 가지는 것을 특징으로 하는 집적 회로.
  2. 제 1 항에 있어서,
    - 상기 출력 유니트(L)가 테스트 동작 모드에서 테스트 신호(TEST)를 데이터 출력(10)에 출력하며,
    - 상기 검파기 유니트(CMP)가 상기 출력 유니트(L)로부터 상기 데이터 출력(10)으로 상기 테스트 신호(TEST)의 지연을 데이터 출력에서 용량성 부하의 값으로서 검출하는 것을 특징으로 하는 회로.
  3. 제 2 항에 있어서,
    - 상기 출력 유니트(L)는 테스트 동작 모드에서 외부 클록 신호(CLKE)에 의해 제어되며,
    - 상기 검파기 유니트(CMP)는 테스트 동작 모드에서 데이터 출력(10)에서 조정되는 테스트 신호와 외부 테스트 신호(CLKE) 사이의 위상 변이를 검출하기 위한 비교 유니트를 가지며,
    - 상기 제어 유니트(DLL)가 위상 변이 유니트(PRD)를 조정하므로, 일정한 위상 변이는 상기 비교 유니트를 통해 검출되는 위상 변이와 일치하는 것을 특징으로 하는 회로.
  4. 제 3 항에 있어서,
    - 상기 외부 클록 신호(CLKE)를 제공하기 위한 제 1 의 입력 드라이버(D1)를 가지며, 이의 입력은 클록 입력에 연결되어 있으며 그의 출력은 상기 비교 유니트의 제 1 의 입력에 그리고 상기 출력 유니트(L)의 클록 입력에 연결되어 있으며,
    - 제 2 의 입력 드라이버(D2)를 가지며, 이의 입력에 테스트 동작 모드에서 데이터 출력(10)에서 조정되는 테스트 신호가 제공되고 이의 출력은 상기 비교 유니트의 제 2 의 입력에 연결되어 있으며,
    - 상기 외부 클록 신호(CLKE)의 지연은 제 1 의 입력 드라이버(D1)를 통해 그리고 상기 테스트 신호의 지연은 제 2 의 입력 드라이버(D2)를 통해 동일해지는것을 특징으로 하는 회로.
  5. 제 4 항에 있어서,
    제 2 의 입력 드라이버(D2)는 정상 동작 모드에서 외부로부터 집적 회로로 전달되는 데이터의 제공에 이용되는 것을 특징으로 하는 회로.
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