KR100566644B1 - 실리사이드접합및이온주입접합을갖춘반도체칩제조방법 - Google Patents
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Abstract
메모리 영역(22)과 로직 영역(26)을 갖춘 반도체 칩(10)을 제공하는 단계를 포함하는 반도체 디바이스 제조방법이 개시되었다. 메모리 영역(22)과 로직 영역(26)은 각각 내부에 형성된 게이트 구조물(50)을 갖는다. 로직 영역(26)에 실리사이드 접합(44)과 메모리 영역(26)에 이온주입 접합을 순차적으로 형성하는 단계도 포함된다.
Description
본 발명은 반도체 칩에 관한 것으로 더욱 상세히는, 동일한 반도체 칩상에 실리사이드 접합(silicided junctions) 및 이온주입 접합을 형성하는 방법에 관한 것이다.
내장된 메모리칩은 점점 첨단 기술 컴포넌트에서 더욱 필수적인 것이 되어가고 있다. 내장형 다이내믹 랜덤 액서스 메모리(DRAM)와 같은 내장형 메모리칩은 그 내부에 "내장된" 메모리 어레이를 갖춘 로직 회로를 포함하는 반도체 칩을 일컫는다. 내장형 DRAM 칩은 칩의 대역폭을 증가시킬 뿐만 아니라 데이터 전송속도를 향상시킨다. 내장형 DRAM 칩은 멀티미디어 및 통신 분야에서 많은 응용분야를 갖는다.
내장형 DRAM 칩이 바람직하지만, 이들의 제조는 비교적 어렵다. 로직 회로는 일반적으로 실리사이드 접합을 필요로 하는 반면에 메모리 어레이는 이온주입 접합을 이용한다. 이들 두 가지 유형의 접합은 단일 프로세스 시퀀스로 통합하기엔 약간 곤란한 두 개의 상이한 프로세스를 이용하여 형성된다. 예를 들어, 실리사이드 접합을 형성하는데 필요한 높은 반응온도는 이온주입 접합을 보호하는데 있어 문제를 생기게 할 수 있다. 더욱이, 실리사이드 프로세스와 이온주입 프로세스는 프로세스 시퀀스를 지나치게 복잡하지 않도록 하거나 전체 프로세스에 대해 필요한 열 사이클의 수를 과도하게 증가시키지 않고 통합되어야만 한다. 이온 주입 접합은 도펀트 이온으로 실리콘 표면에 충격을 주어 형성된다. 이온 주입 접합은 실리사이드 접합과 같은 낮은 시트저항을 가지지 않는다. 그러나 이온 주입 접합은 제어된 서브표면 깊이 도펀트 농도를 가진다.
실리사이드 접합은 반도체 접합에 대한 시트저항을 감소시키기 위해 형성된다. 내화 금속이 실리콘을 함유하는 층상의 반도체 칩의 표면상에 증착된다. 티타늄 또는 코발트와 같은 내화 금속은 실리사이드를 형성하기 위해 실리콘을 함유하는 하부 층과 반응한다. 실리콘 표면에서의 실리사이드 형성은 금속 실리콘 인터페이스에 의해 결정된다. 고 순도 금속 및 깨끗한 표면의 증착이 실리사이드 반응을 위해 요구된다. 임의의 잔류물 또는 오염물은 불균일한 실리사이드 층이 발생 원인이 된다.
따라서, 본 발명은 실리사이드 접합과 이온주입 접합이 단일 프로세스 시퀀스로 동일한 반도체 칩상에 형성될 수 있는 반도체 디바이스 제조방법을 제공하는 것을 목적으로 한다.
본 발명의 반도체 디바이스 제조방법은 각각의 내부에 게이트 구조물이 형성된 메모리 영역 및 로직 영역을 갖는 반도체 칩을 제공하는 단계와, 로직 영역에는 실리사이드 접합을, 그리고 메모리 영역에는 이온주입 접합을 순차적으로 형성하는 단계를 포함한다.
특히, 반도체 디바이스 제조방법은 메모리 영역과 로직 영역을 갖는 반도체 칩을 제공하는 단계, 로직 영역으로부터 제 1 유전층을 제거하고 메모리 영역에서는 제 1 유전층을 패터닝하기 위해 제 1 유전층을 에칭하는 단계, 게이트 구조물을 형성하고 제 2 유전층 아래에 실리콘을 함유하는 게이트 산화물층을 노출시키기 위해 메모리 영역 및 로직 영역에서 제 1 유전층 아래에 배치된 제 2 유전층을 에칭하는 단계, 메모리 영역과 로직 영역 상에 스페이서층을 증착하고 로직 영역으로부터 스페이서층을 제거하는 단계, 메모리 영역과 로직 영역 상에 게이트 산화물층의 노출된 영역과 접촉되는 내화 금속층을 증착하는 단계, 금속 실리사이드를 형성하기 위해 게이트 산화물층의 노출된 영역과 내화 금속층을 어닐링하는 단계 및 내화 금속층과 스페이서층을 제거하는 단계를 포함한다.
본 발명의 실시예는 실리콘 질화물이 되는 제 1 유전층과 다결정 실리콘이 되는 제 2 유전층을 포함한다. 내화 금속층은 티타늄 또는 코발트일 수 있고 금속 실리사이드는 사용된 금속을 기초로 한 화합물이다. 로직 영역과 메모리 영역을 분리하는 천이구역이 도입될 수 있으며 로직 영역과 메모리 영역사이에 천이구역을 보유하는 단계는 로직 영역이 메모리 영역으로부터 0.3㎛ 내지 0.5㎛ 만큼 분리되도록 메모리 영역을 유지시킨다. 더욱이, 스페이서층의 일부는 이온주입 동안 게이트 구조물의 보호를 위해 게이트 구조물 상에 측방으로 배치되어 유지될 수 있다.
본 발명의 다양한 실시예가 첨부도면을 참조하여 바람직한 실시예에 대한 다음설명에서 상세히 설명된다.
본 발명은 집적회로(IC) 및 집적회로의 형성에 관한 것이다. 특히, 본 발명은 실리사이드 접합 및 이온주입 접합을 포함하는 IC에 관한 것이다. 이러한 IC는 예를 들어, 내장형 DRAM-로직과 같이 결합된 메모리 로직 회로, RAM, DRAM, 동기식 DRAM(SDRAM), 또는 정적 RAM(SRAM)을 포함한다. IC는 프로그램가능 논리 어레이(PLA) 또는 주문형 특정응용 IC(ASIC)와 같은 논리 디바이스, 또는 임의의 회로 디바이스일 수도 있다.
통상적으로, 여러 IC가 실리콘 웨이퍼와 같은 반도체 기판 상에 병렬로 제조될 수 있다. 프로세싱 후, 실리콘 웨이퍼는 IC를 복수 개의 개별 칩으로 분리하기 위해 절단된다. 이들 칩은 그 후, 컴퓨터 시스템, 셀룰러 폰, 개인 휴대용 단말기(PDA;personal digital assistants) 및 기타 전자제품과 같은 소비자 제품에 사용하기 위한 최종 제품으로 패키징된다.
본 발명의 일 실시예에 따라, IC는 내장형 DRAM-로직 디바이스를 포함한다. 실리사이드 접합은 로직 컴포넌트를 위해 사용되며 이온주입 접합은 메모리 어레이 컴포넌트를 위해 사용된다. 본 발명은 단일 칩상에 실리사이드 접합 및 이온주입 접합을 형성하기 위해 사용될 수 있는 단일 프로세스 시퀀스로 상기 두 접합을 형성한다.
이제 전체 도면을 통해 동일한 도면 번호가 동일하거나 유사한 구성요소를 나타내는 각각의 도면을 상세히 참조한다. 먼저 도 1을 참조하면, 반도체 칩(10)이 실리콘 기판(12)으로부터 형성된다. 기판은 예를 들어 실리콘 웨이퍼를 포함한다. 갈륨 비소화물, 게르마늄, SOI(silicon on insulator) 또는 기타 반도체 재료를 포함하는 반도체 기판도 사용될 수 있다. 기판은 원하는 전기적 특성을 달성하기 위해 소정 전도성의 도펀트로 저농도 및 고농도로 도핑될 수 있다. 기판은 메모리 셀에 사용되는 트렌치 커패시터와 같이, 기판의 일부에 형성된 디바이스 피쳐(도시되지 않음)를 포함할 수 있다.
도시된 바와 같이, 게이트 산화물층(14)이 실리콘 기판(12)에 형성된다. 다결정 실리콘층(16)이 게이트 산화물층(14)에 형성되고 실리콘 질화물과 같은 유전재료층(18)이 다결정 실리콘층(16)에 형성된다. 레지스트 마스크(20)는 후속 처리단계에서의 에칭으로부터 마스킹된 구역을 보호하기 위해 메모리 어레이 영역(22)에 원하는 패턴으로 원하는 위치에 배치된다. 로직 영역(26)으로부터 메모리 어레이 영역(22)을 분리시키기 위해 천이구역(24)이 필요로 된다. 실리콘 질화물층(18)은 로직 영역(26)에 필요하지 않으므로 어떠한 레지스트도 도포되지 않는다. 천이구역(24)은 로직 영역(26)과 메모리 어레이 영역(22)을 분리시키기 위해 사용되므로, 실리콘 질화물층(18)은 후 처리를 위해 바람직하게 유지된다. 그러므로, 레지스트 마스크(20)가 천이구역(24)에 도포된다. 천이구역(24)은 로직 영역(26)으로부터 메모리 어레이 영역(22)을 예를 들어 0.3㎛ 내지 0.5㎛ 거리만큼 이격시킨다.
레지스트 마스크(20)는 트랜지스터 게이트를 형성하기 위해 메모리 어레이 영역(22)에서 패터닝된다. 실리콘 질화물층(18)은 예를 들어 드라이 에칭과 같이 당업자에게 공지된 임의의 적절한 기술을 이용하여 레지스트 마스크가 없는 표면의 영역에서 제거될 수 있다. 드라이 에칭 프로세스에 사용되는 정확한 조건은 다수의 요인에 좌우된다. 일 실시예에서, 드라이 에칭 단계는 반도체 칩(10) 표면을 CF4, CHF3 또는 Ar 가스에 노출시키는 단계를 포함한다. 이 프로세스는 레지스트 마스크(20)가 없는 영역에서 다결정 실리콘층(16)을 노출시킨다. 실리콘 질화물층(18)도 이 에칭 프로세스에 의해 로직 영역(26)으로부터 제거된다. 레지스트 마스크(20)는 에칭 후 제거된다.
도 2를 참조하면, 이제 천이구역(24)은 로직 영역(26)으로부터 메모리 어레이(22)를 분리하는 실리콘 질화물 캡(30)을 포함한다. 다결정 실리콘층(16)의 노출영역은 에칭된다. 레지스트 마스크(28)가 다결정 실리콘층(16)을 보호하기 위해 로직 영역(26)에 도포된다. 실리콘 질화물층(18)은 메모리 어레이 영역(22)에서 다결정 실리콘층(16)을 보호하기 위한 마스크로서 작용한다. 당업자에게 공지된 임의의 적절한 기술이 실리콘 질화물층(18)이 없는 영역에서 메모리 어레이 영역(22)의 다결정 실리콘층(16)을 제거하기 위해 이용될 수 있다. 일 실시예에서, 드라이 에칭이 사용된다. 이전 에칭 단계에서와 같이, 에칭 동안 사용된 정확한 파라미터는 층(16)의 두께 및 마스킹 재료의 속성과 같은 다수 요인에 따라 좌우된다. 통상적으로, 드라이 에칭 프로세스는 HCl 가스를 이용한다. 레지스트 마스크(28)는 에칭 후 제거된다. 폴리 층의 에칭 후, 메모리 어레이 영역(22)에 이온주입 접합을 형성하기 위해 기판(12) 내부에서 도핑된 영역을 생성하도록 이온주입이 수행된다. 이온주입은, 질화물 캡 층(18) 및 레지스트(28)가 이온주입 마스크로서 역할을 하기 때문에 자기정렬된다. 도펀트는 예를 들어 비소, 보론 또는 인을 포함한다.
도 3을 참조하면, 레지스트 마스크(32)가 로직 영역(26)에 원하는 패턴으로 도포된다. 메모리 어레이 영역(22)은 로직 영역(26)에서 층(16)의 마스킹되지 않은 부분을 제거하는 동안 다결정 실리콘층(16)을 추가로 에칭하는 것을 방지하기 위해 레지스트 마스크(34)에 의해 보호된다. 또다시, 드라이 에칭이 사용되는 다결정 실리콘층(16)의 마스킹되지 않은 일부를 제거하기 위해 당업자에게 공지된 적절한 기술이 이용될 수 있다. 통상적인 에칭기술은 HCl 가스 사용을 포함한다. 다결정 실리콘층(26)은 로직 영역(16)에 게이트 산화물층(14)을 노출시키도록 제거된다. 레지스트 마스크(32) 및 레지스트 마스크(34)는 에칭에 후속하여 제거된다.
도 4를 참조하면, 스페이서층(36)이 반도체 칩(10)위에 증착된다. 메모리 어레이 영역(22), 천이구역(24) 및 로직 영역(26)은 스페이서층(36)에 의해 덮여진다. 스페이서층(36)은 실리콘 질화물과 같은 임의의 유전재료로 만들어질 수 있다. 스페이서층(36)은 통상적으로 화학적 기상 증착(CVD) 또는 저압 화학적 기상 증착(LPCVD)을 이용하여 도포된다. 레지스트 마스크(38)는 로직 영역(26)으로부터 제거되어야 할 스페이서층(36)을 준비하는 메모리 어레이 영역(22) 상에서 현상된다.
도 5를 참조하면, 스페이서층(36)은, 어레이 구역을 마스킹하는 레지스트를 이용하여 실리콘 질화물 에칭을 위해 이전에 사용된 프로세스와 같은 임의의 적절한 기술을 이용하여 로직 영역(26)으로부터 에칭된다. 에칭 프로세스의 부산물은 유전층상에 측방으로 형성된 스페이서(42)를 남긴다. 로직 영역(26)은 다결정 실리콘층(16)의 나머지 부분에 측방으로 형성된 스페이서를 가지며, 로직 영역(26)에 인접한 천이구역(24)은 다결정 실리콘층(16) 및 실리콘 질화물층(18)상에 측방으로 형성된 스페이서(42)를 가진다. 내화 금속층(40)은 반도체 칩(10)의 전체표면 위에 증착된다. 내화 금속층(40)은 티타늄 또는 코발트로 만들어질 수 있다. 다른 내화 금속도 사용될 수 있다.
내화 금속층(40)의 증착은 당업자에게 공지된 범위에 속한다. 따라서, 예를 들어 내화 금속층(40)은 반도체 칩(10)의 표면에서 에피택셜하게 성장되거나 스퍼터링될 수 있다. 스페이서층(36)이 로직 영역(26)에서 에칭되기 때문에, 게이트 산화물층(14)은 구역(44)에서 노출된다. 내화 금속층(40)이 증착되었을 때, 이것은 게이트 산화물층(14)과 접촉한다. 게이트 산화물층(14)은 내화 금속층(40)과 반응할 실리콘 이산화물과 같은 실리콘-함유 화합물로 이루어진다.
반도체 칩(10)은 급속 열 어닐링(RTA;rapid thermal annealing)된다. 이 프로세스는 750℃ 내지 900℃로 반도체 칩(10)을 가열시키는 것을 포함한다. 반도체 칩(10)의 표면에서의 표면반응을 방지하는데 도움을 주도록 헬륨 또는 아르곤과 같은 불활성 가스가 도입된다. RTA는 구역(44)에서 실리사이드 접합을 형성하도록 내화 금속층(40)이 게이트 산화물층(14)과 반응하게 한다. 실리사이드 접합(44)은 예를 들어 티타늄 실리사이드를 가질 수 있다. RTA 후, 내화 금속층(40)은 공지된 기술을 이용하여 제거된다. 내화 금속층(40)이 코발트 또는 티타늄인 경우, 내화 금속층(40)을 용해 및 제거하기 위해 질산을 사용하는 습식 에칭 프로세스가 사용될 수 있다.
도 6을 참조하면, 스페이서층(36)이 메모리 어레이 영역(22)으로부터 제거된다. 스페이서층(36)을 에칭하기 이전에, 후속하는 에칭 프로세스로부터 그 구역을 보호하기 위해 레지스트 마스크(46)가 로직 영역(26)에서 성장된다. 메모리 어레이 영역(22)으로부터 스페이서층(36)을 제거하기 위해 도 5에 대한 설명에서 사용된 드라이 에칭 프로세스와 마찬가지의 드라이 에칭 프로세스가 사용될 수 있다. 게이트 산화물층(14)내에 있는 실리사이드 접합(44)이 도시되어 있다.
이제 도 7을 참조하면, 도 6에 도시된 바와 같은 스페이서층(36)이 에칭되고, 실리콘 질화물층(18)과 다결정 실리콘층(16)상에 측방으로 배치된 스페이서(48)를 남긴다. 게이트 구조물(50)은 반도체 칩(10)상에 남아있는 상승된 유전체 부분을 포함한다. 스페이서(48)는 이후의 이온주입 프로세스 동안 이들 게이트 구조물(50)을 보호하는 데 도움을 준다.
본 명세서에 설명된 프로세스는 실리사이드 접합과 이온주입 접합이 동일한 반도체 칩(10) 내부에 포함되는, 메모리 어레이 영역(22)과 로직 영역(26) 모두를 갖춘 반도체 칩(10)을 제공한다.
칩에 대해 수행될 수 있는 추가 프로세싱이 의도된다. 이러한 추가 프로세싱은 확산영역을 형성하기 위해 게이트 구조물(50)에 인접한 영역을 도핑시키기 위한 이온주입을 포함한다. 이온주입 프로세스는 게이트 구조물(50) 사이의 접합 영역에서 도핑을 증가시키기 위해 행해진다. 이온 주입은 p-도핑 및 n-도핑을 포함한다. p-도핑되어야 할 영역은 n-도핑 동안 마스킹되고, n-도핑되어야 할 영역은 p-도핑 동안 마스킹된다. 장벽 증착은 후속하여 증착된 금속 콘택트를 위한 확산장벽으로서 역할을 하기 위해 확산 영역 상에서 완료된다. 장벽 증착은 또한 콘택팅을 위해 확산영역을 통하는 도전경로를 제공한다. 후에, 반도체 칩(10)의 표면 위에 패시베이션 층(도시되지 않음)이 증착될 수 있다. 패시베이션 층은 바람직하게 보로포스포실리케이트 글래스(BPSG)로 형성될 수 있다. 콘택트 개구부(도시되지 않음)는 후속하여 상기 패시베이션 층에 형성될 수 있다.
단일 프로세스 시퀀스로 이온주입 접합 및 실리사이드 접합을 갖는 반도체 칩을 위한 신규의 실시예가 설명되었지만(이것은 예시적인 것이며 한정적인 것을 의도하지 않는다), 당업자는 상기 기술개시로부터 다양한 수정 및 변동이 있을 수 있음을 주목해야 한다. 그러므로 개시된 본 발명의 특정 실시예에서 행해진 변경은 첨부된 특허청구범위에 의해 정의되는 바와 같은 본 발명의 범위 및 정신에 속함이 인식된다. 본 발명이 특허법에 의해 요구되는 상세사항 및 특정실시사항과 함께 설명되었지만, 특허 문헌에 의해 보호받고자 하는 것과 특허청구하는 것은 첨부된 특허청구범위에 나타내었다.
상기와 같은 본 발명의 구성에 의해 실리사이드 접합과 이온주입 접합이 프로세스 시퀀스를 복잡하게 하지 않으며 전체 프로세스에 대해 필요한 열 사이클의 수를 과도하게 증가시키지 않고 동일한 프로세스로 반도체 칩상에 용이하게 형성될 수 있다.
도 1은 제 1 유전층에 형성된 레지스트 마스크를 갖는 반도체 칩의 단면도.
도 2는 제 1 유전층을 에칭시킨 후 및 로직 영역 위에 레지스트 마스크를 성장시킨 후의 반도체 칩의 단면도.
도 3은 제 2 유전층을 에칭시킨 후 및 로직 영역과 메모리 영역 위에 레지스트 마스크를 성장시킨 후의 반도체 칩의 단면도.
도 4는 제 1 유전층을 에칭시킨 후 및 로직 영역 위에 레지스트 마스크를 성장시킨 후의 반도체 칩의 단면도.
도 5는 스페이서층이 로직 영역으로부터 제거된 후 및 내화 금속층을 증착시킨 후의 반도체 칩의 단면도.
도 6은 금속 실리사이드가 형성된 후의 반도체 칩의 단면도.
도 7은 단일 반도체 칩에 실리사이드 접합 및 이온주입 접합을 가지며 추가 처리를 준비 중인 반도체 칩의 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
10; 반도체 칩 12; 기판
14; 게이트 산화물층 16; 다결정 실리콘층
18; 실리콘 질화물층 20,32,34,38,46; 레지스트 마스크
22; 메모리 어레이 영역 24; 천이구역
26; 로직 영역 36; 스페이서층
40; 내화 금속층 50; 게이트 구조물
Claims (20)
- 반도체 디바이스를 제조하는 방법으로서, 상기 방법은예정된 거리로 이격되는 메모리 영역 및 로직 영역을 갖는 반도체 칩을 제공하는 단계;제 1 유전체층을 에칭하여 상기 로직 영역으로부터 상기 제 1 유전체층을 제거하고 상기 메모리 영역에서 상기 제 1 유전체층을 패터닝하는 단계;상기 메모리 영역 및 상기 로직 영역 모두에서 상기 제 1 유전체층의 하부에 위치하는 제 2 유전체층을 에칭하여 게이트 구조물들을 형성하고 상기 제 2 유전체층의 하부의 실리콘을 포함하는 게이트 산화물층을 노출시키는 단계;상기 게이트 구조물들에 인접하는 상기 메모리 영역에 도펀트 이온들을 주입하는 단계;상기 메모리 영역 및 상기 로직 영역 상에 스페이서층을 증착하는 단계;상기 스페이서층을 상기 로직 영역으로부터 제거하는 단계;상기 메모리 영역 및 상기 로직 영역 상에 내화 금속(refractory metal)층을 증착하는 단계 - 상기 내화 금속은 상기 게이트 구조물들 사이에서 상기 게이트 산화물층의 노출된 영역과 접촉함 - ;상기 게이트 구조물들 사이에서 상기 내화 금속을 상기 게이트 산화물과 반응시킴으로써 상기 로직 영역의 상기 게이트 구조물들 사이에 실리사이드 접합(silicided junction)을 형성하는 금속 실리사이드를 형성하도록 상기 내화 금속층을 어닐링하는 단계; 및상기 내화 금속층 및 상기 스페이서층을 제거하여 순차적으로 상기 로직 영역에 실리사이드 접합들을 형성하고 상기 메모리 영역에 주입 접합(implanted junction)들을 형성하는 단계를 포함하는, 반도체 디바이스 제조 방법.
- 제 1 항에 있어서, 상기 제 1 유전체층을 에칭하여 상기 로직 영역으로부터 상기 제 1 유전체층을 제거하고 상기 메모리 영역의 상기 제 1 유전체층을 패터닝하는 단계는 실리콘 질화물층을 에칭하여 상기 로직 영역으로부터 실리콘 질화물을 제거하고 상기 메모리 영역을 패터닝하는 단계를 포함하는, 반도체 디바이스 제조 방법.
- 제 1 항에 있어서, 상기 메모리 영역 및 상기 로직 영역 모두에서 상기 제 1 유전체층의 하부에 위치하는 제 2 유전체층을 에칭하여 게이트 구조물들을 형성하고 상기 제 2 유전체층의 하부의 실리콘을 포함하는 게이트 산화물층을 노출시키는 단계는, 상기 메모리 영역 및 상기 로직 영역 모두에서 상기 제 1 유전체층의 하부에 위치하는 다결정 실리콘층을 에칭하여 게이트 구조물들을 형성하고 상기 다결정 실리콘층의 하부의 실리콘을 포함하는 게이트 산화물층을 노출시키는 단계를 포함하는, 반도체 디바이스 제조 방법.
- 제 1 항에 있어서, 상기 내화 금속층은 티타늄이고 상기 금속 실리사이드는 티타늄 실리사이드인, 반도체 디바이스 제조방법.
- 제 1 항에 있어서, 상기 내화 금속층은 코발트이고 상기 금속 실리사이드는 코발트 실리사이드인, 반도체 디바이스 제조방법.
- 제 1 항에 있어서, 상기 내화 금속층을 어닐링하는 단계는 급속 열 어닐링(rapid thermal annealing)에 의해 수행되는, 반도체 디바이스 제조방법.
- 제 1 항의 방법에 의하여 제조되는 반도체 칩.
- 제 1 항에 있어서, 상기 방법은 상기 로직 영역과 상기 메모리 영역 사이에 천이 구역(transition region)을 유지하는 단계를 더 포함하는, 반도체 디바이스 제조방법.
- 제 8 항에 있어서, 상기 천이구역은 상기 로직 영역과 상기 메모리 영역을 0.3 ㎛ 내지 0.5㎛ 만큼 이격시키는, 반도체 디바이스 제조방법.
- 제 1 항에 있어서, 상기 스페이서층의 일부는 상기 게이트 구조물 상에서 측방으로 배치되어 유지되는, 반도체 디바이스 제조방법.
- 반도체 디바이스를 제조하는 방법으로서, 상기 방법은메모리 영역과 로직 영역 갖는 반도체 칩을 제공하는 단계;실리콘 질화물층을 에칭하여 상기 로직 영역으로부터 실리콘 질화물을 제거하고 상기 메모리 영역에서 실리콘 질화물을 패터닝하는 단계;상기 메모리 영역 및 상기 로직 영역 모두에서 상기 실리콘 질화물층 아래에 위치하는 다결정 실리콘층을 에칭하여 상기 다결정 실리콘층 아래의 게이트 산화물층을 노출시키고 게이트 구조물을 형성하는 단계;상기 게이트 구조물에 인접한 상기 메모리 영역에 도펀트 이온들을 주입하는 단계;상기 메모리 영역 및 상기 로직 영역 상에 실리콘 질화물 스페이서층을 증착하는 단계;상기 로직 영역으로부터 상기 스페이서층을 제거하는 단계;상기 메모리 영역 및 상기 로직 영역 상에 티타늄층을 증착하는 단계 - 상기 티타늄은 상기 게이트 산화물층의 노출된 영역과 접촉함 - ;티타늄 실리사이드를 형성하기 위해 상기 게이트 산화물층의 상기 노출된 영역과 함께 상기 티타늄층을 어닐링하는 단계; 및상기 티타늄층과 상기 스페이서층을 제거하는 단계를 포함하는, 반도체 디바이스 제조방법.
- 제 11 항의 방법에 의하여 제조되는 반도체 칩.
- 제 11 항에 있어서, 상기 방법은 상기 로직 영역과 상기 메모리 영역 사이에 천이구역을 유지하는 단계를 더 포함하는, 반도체 디바이스 제조방법.
- 제 13 항에 있어서, 상기 천이구역은 상기 로직 영역과 상기 메모리 영역을 0.3 ㎛ 내지 0.5㎛ 만큼 이격시키는, 반도체 디바이스 제조방법.
- 제 11 항에 있어서, 상기 스페이서층의 일부는 상기 게이트 구조물 상에서 측방으로 배치되어 유지되는, 반도체 디바이스 제조방법.
- 반도체 디바이스를 제조하는 방법으로서, 상기 방법은메모리 영역과 로직 영역, 그리고 상기 메모리 영역 및 상기 로직 영역 사이에 배치된 천이구역을 갖는 반도체 칩을 제공하는 단계;실리콘 질화물층을 에칭하여 상기 로직 영역으로부터 상기 실리콘 질화물을 제거하고 상기 메모리 영역에 상기 실리콘 질화물을 패터닝하는 단계;상기 메모리 영역 및 상기 로직 영역 모두에서 상기 실리콘 질화물층 아래에 위치하는 다결정 실리콘층을 에칭하여 상기 다결정 실리콘층 아래에 게이트 산화물층을 노출시키고 게이트 구조물을 형성하는 단계;상기 게이트 구조물에 인접하는 상기 메모리 영역에 도펀트 이온들을 주입하는 단계;상기 메모리 영역 및 상기 로직 영역 상에 실리콘 질화물 스페이서층을 증착하는 단계;상기 로직 영역으로부터 상기 스페이서층을 제거하는 단계;상기 메모리 영역과 상기 로직 영역에 티타늄층을 증착하는 단계 - 상기 티타늄은 상기 게이트 산화물층의 노출된 영역과 접촉함 - ;티타늄 실리사이드를 형성하기 위해 상기 게이트 산화물층의 상기 노출된 영역과 함께 상기 티타늄층을 어닐링하는 단계; 및상기 티타늄층과 상기 스페이서층을 제거하는 단계를 포함하는, 반도체 디바이스 제조방법.
- 제 16 항의 방법에 의하여 제조되는 반도체 칩.
- 제 16 항에 있어서, 상기 방법은 상기 로직 영역과 상기 메모리 영역 사이에 천이구역을 유지하는 단계를 더 포함하는, 반도체 디바이스 제조방법.
- 제 18 항에 있어서, 상기 천이구역은 상기 로직 영역과 상기 메모리 영역을 0.3 ㎛ 내지 0.5㎛ 만큼 이격시키는, 반도체 디바이스 제조방법.
- 제 16 항에 있어서, 상기 스페이서층의 일부는 상기 게이트 구조물 상에서 측방으로 배치되어 유지되는, 반도체 디바이스 제조방법.
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