KR100564526B1 - 반도체 소자의 인덕터 제조방법 - Google Patents

반도체 소자의 인덕터 제조방법 Download PDF

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Abstract

본 발명은 듀얼 다마신 공정으로 고단차 하이-큐 인덕터를 제조하는 방법에 관한 것으로, 트렌치용 식각 중단층에 의해 구분되는 비아홀용 절연층과 트렌치용 절연층 중에서 고단차인 트렌치용 절연층의 중간에 식각 중단층을 형성하여 제 1 및 제 2 트렌치용 절연층으로 구분되게 하므로, 고단차를 갖는 절연층을 식각할 때 발생하는 마이크로-트렌치를 최소화하여 과도 식각 공정 마진을 확보할 수 있다.
인덕터, 구리, 듀얼 다마신, 마이크로-트렌치, μ-trench

Description

반도체 소자의 인덕터 제조방법{Method of manufacturing inductor in a semiconductor device}
도 1a 내지 도 1n은 본 발명의 실시예에 따른 반도체 소자의 인덕터 제조 방법을 설명하기 위한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11: 기판 12: 하부 금속배선
13: 비아홀용 식각 중단층 14: 비아홀용 절연층
15: 제 1 트렌치용 식각 중단층 16: 제 1 트렌치용 절연층
17: 제 2 트렌치용 식각 중단층 18: 제 2 트렌치용 절연층
19: 비아홀용 포토레지스트 패턴 20: 제 1 비아홀
21: 제 1 마이크로-트렌치 22: 제 2 비아홀
23: 제 2 마이크로-트렌치 24: 제 3 비아홀
25: 제 3 마이크로-트렌치 26: 버텀-반사방지막
27: 트렌치용 포토레지스트 패턴 28: 제 1 트렌치
29: 제 4 마이크로-트렌치 30: 제 2 트렌치
31: 제 5 마이크로-트렌치 240: 비아홀
300: 트렌치 324: 듀얼 다마신 패턴
410: 연결 접점 420: 인덕터 금속배선
본 발명은 반도체 소자의 인덕터 제조 방법에 관한 것으로, 특히 듀얼 다마신 공정으로 고단차 하이-큐 인덕터(high-Q inductor) 제조시에 고단차를 갖는 절연층을 식각할 때 발생하는 마이크로-트렌치(μ-trench)를 최소화하여 과도식각 공정마진(over etch process margin)을 확보할 수 있는 반도체 소자의 인덕터 제조 방법에 관한 것이다.
통상적으로, 정보화 사회를 구현하기 위한 통신시스템의 발전은 고속의 정보전송 및 정보처리기술을 필요로 하고 있다. 더욱이, 개인의 정보취급량이 증가함에 따라 급성장하고 있는 휴대용 통신 시스템 분야는 고속의 정보교환과 장시간의 밧데리 수명시간을 위해서 고속, 고효율 및 저소비전력을 특징으로 하는 반도체 집적회로(이하 IC)를 요구한다.
이러한 통신시스템에서 사용되는 주파수는 약 수백 MHz 내지 수 GHz정도의 RF(Radio Frequency)대역을 가지는데, 여기서 사용되고 있는 IC를 통상 RF IC라 한 다. 상기의 RF IC를 구현하기 위한 반도체 공정은 고주파동작을 실현하기 위해서 통상적으로 갈륨-아스나이드 (GaAs)를 기본적으로 포함하는 화합물 반도체 IC공정을 주로 실시하여 왔으나, 근래에는 실리콘(Si)을 주재료로 하는 바이씨모오스(BiCMOS) 나 바이폴라(Bipolar) IC공정으로도 실시하고 있는 실정이다.
상기한 공정으로 제조되는 다양한 소자들 중의 하나의 소자로서 인덕터(Inductor)는 RF IC에서 임피던스 매칭을 위해 없어서는 아니 되는 수동 소자이다. 그런데, 스텐다드 로직(standard logic) 공정을 이용하여서는 RF IC에서 요구되는 Q (Quality Factor; 충실도, 이하 Q로 표기함)를 얻을 수 없으며, 높은 Q값을 확보하기 위해서는 인덕터 금속배선에서 발생되는 기생 저항 성분을 줄이는 것과 실리콘 기판으로 통하는 와상 전류(eddy current) 및 변위 전류(displacement current)에 의한 손실을 줄여야 한다. 인덕터로 사용되는 금속배선 두께를 표준 공정에서 적용하는 두께보다 높여서 저항을 낮추거나, 0.5 ㎛ CMOS 기술(technology)부터 적용되고 있는 구리를 사용하므로써 Q값을 높일 수 있다. 또한, 구조적으로는 사각형보다는 원형 구조가 유리하고, 인덕터 금속배선 간격은 좁은 것이 유리하고, 인덕터의 중심부를 비워두는 것이 유리하다. 대략적으로 인덕터 중심부를 비워두는 부분의 지름이 전체 인덕터 지름의 1/3 정도가 적절하다고 알려져 있다.
인덕터 금속배선의 두께를 8,000 Å에서 20,000 Å으로 증가시키면 Q값이 약 5에서 약 8 정도로 증가되는 것으로 알려져 있는데, 이는 인덕터 금속배선의 두께 증가로 인한 기생 캐패시턴스(capacitance)의 증가는 작지만 기생 저항 성분이 크 게 작아지는 것에 기인하며, 인덕터 금속배선 두께에 따른 인덕턴스(inductance)의 변화는 거의 없다는 것을 의미한다. 또한, 인덕터의 회전(turn) 수가 많아짐에 따라 인덕턴스는 증가되지만, Q값은 일정 회전 수 이하에서는 증가하다가 일정 회전 수 이상이 되면 오히려 감소한다. 즉, 회전 수 증가에 따른 인덕턴스 증가분 보다 기생 저항과 기생 캐패시턴스가 증가되어 Q값이 감소하게 된다. 인덕터로 사용되어 지는 금속배선의 두께는 1.5 내지 2 ㎛이며, 인덕턴스가 2 내지 4 nH인 인덕터로 측정된 Q값은 7 내지 10 인데, 같은 두께의 Cu로 대체함에 따라 Q값이 크게 증가되는 것으로 알려져 있다. 따라서 고속 동작이 요구되는 제품뿐만 아니라 RF IC를 위해서도 Cu 도입이 필요하다. Cu를 인덕터에 도입할 경우 금속배선을 식각하는 기존의 방법과는 달리 다마신 방식을 이용하게 되므로, 인덕터의 금속배선 부분인 트렌치와 인덕터의 연결 접점 부분인 비아홀이 형성될 고단차의 절연층을 식각하여야 한다. 수 ㎛의 절연층을 식각할 경우 식각 측벽 부위에 마이크로-트렌치(μ-trench)가 발생하므로 식각 중단층(etch stop layer)에 가장 빨리 도달하게 되어 다른 부위에 비해 상대적으로 과도 식각 정도가 심해지므로, 과도 식각 공정 마진 측면에서 불리하다. 이에 따라 마이크로-트렌치를 억제하는 것이 필요하다. 특히 공정 단계를 줄이기 위하여 싱글 다마신 방식이 아닌 듀얼 다마신 방식을 이용하는 경우 고단차의 비아 식각시 과도 식각 정도의 차이에 의하여 식각 중단층이 뚫려 하부 금속배선의 노출로 금속배선의 신뢰성 저하를 초래하는 문제가 있다.
따라서, 본 발명은 듀얼 다마신 공정으로 고단차 하이-큐 인덕터 제조시에 고단차를 갖는 절연층을 식각할 때 발생하는 마이크로-트렌치(μ-trench)를 최소화하여 과도식각 공정마진(over etch process margin)을 확보할 수 있는 반도체 소자의 인덕터 제조 방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 측면에 따른 반도체 소자의 인덕터 제조 방법은 하부 금속배선을 포함한 기판 상에 제 1 식각 중단층, 제 1 절연층, 제 2 식각 중단층, 제 2 절연층, 제 3 식각 중단층 및 제 3 절연층을 순차적으로 형성하는 단계; 제 1 포토레지스트 패턴을 식각 마스크로 한 제 1 식각 공정으로 제 3 절연층으로부터 제 1 절연층까지 순차적으로 식각하여 제 1 식각 중단층이 저면을 이루는 비아홀을 형성하는 단계; 제 1 포토레지스트 패턴을 제거한 후, 비아홀 저면에 버텀-반사방지막을 채우고, 제 2 포토레지스트 패턴을 식각 마스크로 한 제 2 식각 공정으로 제 3 절연층으로부터 제 2 절연층까지 순차적으로 식각하여 제 2 식각 중단층이 저면을 이루는 트렌치를 형성하는 단계; 제 2 포토레지스트 패턴 및 버텀-반사방지막을 제거하고, 트렌치 저면의 제 2 식각 중단층과 비아홀 저면의 제 1 식각 중단층을 제거하여 듀얼 다마신 패턴을 형성하는 단계; 및 듀얼 다마신 패턴에 인덕터 형성용 물질을 채워 하부 금속배선을 연결하는 연결 접점과 인덕터 금속배선을 형성하는 단계를 포함한다.
상기에서, 제 1, 제 2 및 제 3 식각 중단층들은 SiN, SiON, Si3N4와 같은 질화물 계열을 사용하여 형성하거나, SiC와 같은 유전상수가 낮은 물질로 형성한다.
제 2 절연층, 제 3 식각 중단층 및 제 3 절연층 각각의 두께 합은 수 ㎛이다.
제 1 포토레지스트 패턴을 식각 마스크로 한 제 1 식각 공정은, 제 3 식각 중단층에서 식각 중단하는 제 1 트렌치 레벨 비아 식각 공정으로 제 3 절연층의 노출된 부분을 식각하여 제 1 비아홀을 형성하는 단계; 제 1 비아홀 저면에 노출된 제 3 식각 중단층을 제거하는 단계; 제 2 식각 중단층에서 식각 중단하는 제 2 트렌치 레벨 비아 식각 공정으로 제 2 절연층의 노출된 부분을 식각하여 제 2 비아홀을 형성하는 단계; 제 2 비아홀의 저면에 노출된 제 2 식각 중단층을 제거하는 단계; 및 제 1 식각 중단층에서 식각 중단하는 비아 레벨 식각 공정으로 제 1 절연층의 노출된 부분을 식각하여 제 3 비아홀을 형성하는 단계를 포함한다.
제 2 포토레지스트 패턴을 식각 마스크로 한 제 2 식각 공정은, 제 3 식각 중단층에서 식각 중단하는 제 1 트렌치 레벨 식각 공정으로 제 3 절연층의 노출된 부분을 식각하여 제 1 트렌치를 형성하는 단계; 제 1 트렌치 저면에 노출된 제 3 식각 중단층을 제거하는 단계; 및 제 2 식각 중단층에서 식각 중단하는 제 2 트렌치 레벨 식각 공정으로 제 2 절연층의 노출된 부분을 식각하여 제 2 트렌치를 형성하는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세하게 설명한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1a 내지 도 1n은 본 발명의 실시예에 따른 반도체 소자의 인덕터 제조 방법을 설명하기 위한 소자의 단면도이다.
도 1a를 참조하면, 반도체 소자를 구성하는 단위 요소들(도시 않음)과 하부 금속배선(12)이 형성된 기판(11)이 제공된다. 하부 금속배선(12)을 포함한 기판(11) 상에 비아홀용 식각 중단층(13), 비아홀용 절연층(14), 제 1 트렌치용 식각 중단층(15), 제 1 트렌치용 절연층(16), 제 2 트렌치용 식각 중단층(17) 및 제 2 트렌치용 절연층(18)을 순차적으로 형성한다.
상기에서, 하부 금속배선(12)은 구리, 텅스텐, 알루미늄 등 반도체 소자의 배선으로 사용되는 모든 도전성 물질로 형성한다.
비아홀용 식각 중단층(13), 제 1 트렌치용 식각 중단층(15) 및 제 2 트렌치용 식각 중단층(17) 각각은 SiN, SiON, Si3N4와 같은 질화물 계열을 사용하여 형성하거나, 내부 캐패시턴스의 증가를 방지하기 위해 질화물 계열보다 유전상수가 낮은 SiC 등으로 형성한다.
비아홀용 절연층(14), 제 1 트렌치용 절연층(16) 및 제 2 트렌치용 절연층(18) 각각은 기생 캐패시터로 인한 문제를 해결하기 위해, 유전 상수 값이 1.5 내지 4.5 대역의 SiO2 계열에 H, F, C, CH3 등이 부분적으로 결합되어 있는 물질이나, C-H를 기본 구조로 하는 SiLKTM제품, FlareTM제품 등의 유기 물질(organic material)이나, BCB(Benzocyclobutene)이나, 코랄(coral)이나, 이들 물질의 유전 상수 값을 낮추기 위해 이들 물질의 기공도(porosity)를 증가시킨 다공성(porous) 물질로 형성한다. 이들 절연층(14, 16 및 18)의 유전 상수가 높아도 상관없을 경우에는 일반적인 산화물질을 사용하여 형성한다.
상기의 적층 구조에서, 비아홀용 식각 중단층(13), 비아홀용 절연층(14), 제 1 트렌치용 식각 중단층(15) 및 제 1 트렌치용 절연층(16)은 듀얼 다마신 공정을 적용하는 기존의 고단차 하이-큐(high-Q) 인덕터 제조 방법에 적용되는 적층 구조와 동일하다. 단, 기존의 트렌치용 절연층은 통상적으로 인덕터의 Q값을 증가시키기 위해 수 ㎛의 두께로 두껍게 형성하는데, 본 발명의 제 1 트렌치용 절연층(16)은 이보다 훨씬 두께가 얇다. 기존의 트렌치용 절연층에 대응되는 본 발명의 층은 제 1 트렌치용 절연층(16)을 포함한 제 2 트렌치용 식각 중단층(17) 및 제 2 트렌치용 절연층(18)이며, 이 3개층(16, 17 및 18)의 합이 기존의 트렌치용 절연층의 두께와 같은 수 ㎛이다. 따라서 제 1 및 제 2 트렌치용 절연층들(16 및 18) 각각의 두께는 기존의 트렌치용 절연층의 두께에 대해 절반 정도의 두께로 형성된다고 할 수 있다. 여기서는 제 2 트렌치용 식각 중단층(17)으로 제 1 트렌치용 절연층(16) 과 제 2 트렌치용 절연층(18)으로 나누었지만, 트렌치용 식각 중단층을 2개 이상 삽입하여 여러 층으로 나눌 수 있다.
도 1b를 참조하면, 제 2 트렌치용 절연층(18) 상에 비아홀이 형성될 부분이 개방된(open) 비아홀용 포토레지스트 패턴(19)을 형성한다. 비아홀용 포토레지스트 패턴(19)을 식각 마스크로 한 제 1 트렌치 레벨 비아 식각(first trench level via etch) 공정으로 제 2 트렌치용 절연층(18)의 노출된 부분을 식각하여 제 1 비아홀(20)을 형성한다. 제 1 트렌치 레벨 비아 식각이 진행됨에 따라 제 1 비아홀(20)의 측벽 부위에 제 1 마이크로-트렌치(first μ-trench; 21)가 발생된다. 일반적으로 마이크로-트렌치는 식각되는 층의 두께가 두꺼울 수록 심하게 발생되는데, 여기서 제 2 트렌치용 절연층(18)은 전술한 바와 같이 기존의 트렌치용 절연층의 두께보다 절반 정도의 두께이기 때문에 제 1 마이크로-트렌치(21)는 심하게 발생되지 않는다.
도 1c를 참조하면, 제 1 트렌치 레벨 비아 식각 공정은 제 2 트렌치용 식각 중단층(17)에서 식각 중단하고, 이에 따라 제 1 마이크로-트렌치(21)는 자연스럽게 제거된다.
상기에서, 제 1 트렌치 레벨 비아 식각 공정은 제 2 트렌치용 절연층(18)이 일반적인 산화물질로 형성된 경우, CHF3/CF4/Ar 혼합 가스의 활성화된 플라즈마(plasma)를 이용하여 건식 식각을 진행하며, 여기에 O2 가스 및/또는 N2 가스 등을 포함할 수 있으며, 메인 화학제(main chemistry)로 C4F8/Ar 가스 또는 CxFy/Ar 가스를 사용할 수 있다. 제 2 트렌치용 절연층(18)이 유전 상수 값이 낮은 물질(low-k material)로 형성된 경우, C4F8/N2/Ar 혼합 가스의 활성화된 플라즈마(plasma)를 이용하여 건식 식각을 진행하며, 여기에 O2 가스 및/또는 H2 가스 등을 포함할 수 있다.
도 1d를 참조하면, 제 1 비아홀(20) 저면에 노출된 제 2 트렌치용 식각 중단층(17)을 제거한 후, 다시 비아홀용 포토레지스트 패턴(19)을 식각 마스크로 한 제 2 트렌치 레벨 비아 식각(second trench level via etch) 공정으로 제 1 트렌치용 절연층(16)의 노출된 부분을 식각하여 제 2 비아홀(22)을 형성한다. 제 2 트렌치 레벨 비아 식각이 진행됨에 따라 제 2 비아홀(22)의 측벽 부위에 제 2 마이크로-트렌치(second μ-trench; 23)가 발생된다. 제 2 마이크로-트렌치(23) 역시 전술한 바와 같이 제 1 트렌치용 절연층(16)이 기존의 트렌치용 절연층의 두께보다 절반 정도의 두께이기 때문에 제 1 마이크로-트렌치(21)와 마찬가지로 심하게 발생되지 않는다.
도 1e를 참조하면, 제 2 트렌치 레벨 비아 식각 공정은 제 1 트렌치용 식각 중단층(15)에서 식각 중단하고, 이에 따라 제 2 마이크로-트렌치(23)는 자연스럽게 제거된다. 제 2 트렌치 레벨 식각 공정은 제 1 트렌치 레벨 식각 공정과 동일 또는 유사하게 진행한다.
도 1f를 참조하면, 제 2 비아홀(22)의 저면에 노출된 제 1 트렌치용 식각 중단층(15)을 제거한 후, 또 다시 비아홀용 포토레지스트 패턴(19)을 식각 마스크로 한 비아 레벨 식각(via level etch) 공정으로 비아홀용 절연층(14)의 노출된 부분을 식각하여 제 3 비아홀(24)을 형성한다. 비아 레벨 식각이 진행됨에 따라 제 3 비아홀(24)의 측벽 부위에 제 3 마이크로-트렌치(third μ-trench; 25)가 발생된다. 제 3 마이크로-트렌치(25)는 비아홀용 절연층(14)이 두껍지 않기 때문에 심하게 발생되지 않는다.
도 1g를 참조하면, 비아 레벨 식각 공정은 비아홀용 식각 중단층(13)에서 식각 중단하고, 이에 따라 제 3 마이크로-트렌치(25)는 자연스럽게 제거된다.
상기에서, 비아 레벨 식각 공정은 비아홀용 절연층(14)이 일반적인 산화물질로 형성된 경우, CHF3/CF4/Ar 혼합 가스의 활성화된 플라즈마(plasma)를 이용하여 건식 식각을 진행하며, 여기에 O2 가스 및/또는 N2 가스 등을 포함할 수 있으며, 메인 화학제(main chemistry)로 C4F8/Ar 가스 또는 CxFy/Ar 가스를 사용할 수 있다. 비아홀용 절연층(14)이 유전 상수 값이 낮은 물질(low-k material)로 형성된 경우, C4F8/N2/Ar 혼합 가스의 활성화된 플라즈마(plasma)를 이용하여 건식 식각을 진행하며, 여기에 O2 가스 및/또는 H2 가스 등을 포함할 수 있다.
도 1h를 참조하면, 비아홀용 포토레지스트 패턴(19)을 제거한다. 이때 제 3 비아홀(24) 저면에는 비아홀용 식각 중단층(13)이 남아있기 때문에 하부 금속배선(12)은 O2 플라즈마를 사용하는 포토레지스트 제거 공정 동안 손상(damage)으로부터 보호된다.
도 1i를 참조하면, 제 3 비아홀(24)을 포함한 제 2 트렌치용 절연층(18) 상에 버텀-반사방지막(B-ARC; 26))을 도포하고, 이로 인하여 버텀-반사방지막(26)은 제 3 비아홀(24)을 매립시키면서 제 2 트렌치용 절연층(18)의 표면에 얇은 두께로 형성된다. 버텀-반사방지막(26) 상에 트렌치용 포토레지스트 패턴(27)을 형성한다. 트렌치용 포토레지스트 패턴(27)은 제 3 비아홀(24) 부분이 적어도 개방(open)된다. 트렌치용 포토레지스트 패턴(27)을 이용하여 제 1 트렌치용 식각 중단층(15)까지 버텀-반사방지막(26)을 식각하여 제 3 비아홀(24) 내에 버텀 반사방지막(26)을 남긴다.
도 1j를 참조하면, 트렌치용 포토레지스트 패턴(27) 및 버텀-반사방지막(26)을 식각 마스크로 한 제 1 트렌치 레벨 식각(first trench level etch) 공정으로 제 3 비아홀(24)이 형성된 제 2 트렌치용 절연층(18)의 노출된 부분을 식각하여 제 1 트렌치(28)를 형성한다. 제 1 트렌치 레벨 식각이 진행됨에 따라 제 1 트렌치(28)의 측벽 부위에 제 4 마이크로-트렌치(fourth μ-trench; 29)가 발생된다. 여기서 제 2 트렌치용 절연층(18)은 전술한 바와 같이 기존의 트렌치용 절연층의 두께보다 절반 정도의 두께이기 때문에 제 4 마이크로-트렌치(29)는 심하게 발생되지 않는다. 제 1 트렌치 레벨 식각 공정은 제 1 비아홀(20) 형성을 위한 제 1 트렌치 레벨 비아 식각 공정과 동일 또는 유사하게 진행한다.
도 1k를 참조하면, 제 1 트렌치(28) 저면에 노출된 제 2 트렌치용 식각 중단층(17)을 제거하고, 이에 따라 제 4 마이크로-트렌치(29)는 자연스럽게 제거된다.
도 1ℓ을 참조하면, 제 1 트렌치(28)가 형성된 상태에서, 다시 트렌치용 포 토레지스트 패턴(27) 및 버텀-반사방지막(26)을 식각 마스크로 한 제 2 트렌치 레벨 식각(second trench level etch) 공정으로 제 3 비아홀(24)이 형성된 제 1 트렌치용 절연층(16)의 노출된 부분을 식각하여 제 2 트렌치(30)를 형성한다. 제 2 트렌치 레벨 식각이 진행됨에 따라 제 2 트렌치(30)의 측벽 부위에 제 5 마이크로-트렌치(fifth μ-trench; 31)가 발생된다. 제 2 트렌치 레벨 식각 공정은 제 1 트렌치 레벨 식각 공정과 동일 또는 유사하게 진행한다. 트렌치용 포토레지스트 패턴(27) 및 버텀-반사방지막(26)을 제거한다. 이때 제 3 비아홀(24) 저면에는 비아홀용 식각 중단층(13)이 남아있기 때문에 하부 금속배선(12)은 O2 플라즈마를 사용하는 포토레지스트 제거 공정 동안 손상(damage)으로부터 보호된다. 제 5 마이크로-트렌치(31) 역시 전술한 바와 같이 제 1 트렌치용 절연층(16)이 기존의 트렌치용 절연층의 두께보다 절반 정도의 두께이기 때문에 제 4 마이크로-트렌치(29)와 마찬가지로 심하게 발생되지 않는다.
도 1m을 참조하면, 제 2 트렌치(30) 저면을 이루는 제 1 트렌치용 식각 중단층(15)을 제거하고, 이에 따라 제 5 마이크로-트렌치(31)는 자연스럽게 제거되며, 제 3 비아홀(24) 저면을 이루는 비아홀용 식각 중단층(14) 역시 동시에 제거되어 하부 금속배선(12)이 노출된다. 상기한 일련의 공정을 통해 비아홀용 절연층(14)에는 비아홀(240)이 완성되고, 제 1 및 제 2 트렌치용 절연층(16 및 18)에는 수 ㎛의 고단차를 갖는 트렌치(300)가 완성되며, 이로 인하여 비아홀(240)과 트렌치(300)로 이루어진 듀얼 다마신 패턴(324)이 형성된다.
도 1n을 참조하면, 듀얼 다마신 패턴(324) 내에 인덕터 형성용 물질 예를 들어, 구리와 같은 도전성 물질을 채운 후, 화학적 기계적 연마 공정 등을 실시하고, 이로 인하여, 비아홀(240) 부분에는 하부 금속배선(12)을 연결하는 연결 접점(410)이 형성되고, 트렌치(300) 부분에는 인덕터 금속배선(420)이 형성된다.
상술한 바와 같이, 본 발명은 듀얼 다마신 공정으로 고단차 하이-큐(high-Q) 인덕터 제조시에 고단차를 갖는 절연층을 식각할 때 발생하는 마이크로-트렌치(μ-trench)를 최소화하여 과도식각을 상대적으로 약하게 실시해도 되어 과도식각 공정마진을 확보할 수 있고, 과도식각 공정마진의 확보로 트렌치 및 비아홀로 이루어진 다마신 패턴의 형상(profile)을 양호하게 형성할 수 있으며, 고단차 비아홀 형성시에 발생할 수 있는 식각 정지 현상을 방지할 수 있어 소자의 수율 및 신뢰성을 향상시킬 수 있다.

Claims (10)

  1. 하부 금속배선을 포함한 기판 상에 제 1 식각 중단층, 제 1 절연층, 제 2 식각 중단층, 제 2 절연층, 제 3 식각 중단층 및 제 3 절연층을 순차적으로 형성하는 단계;
    제 1 포토레지스트 패턴을 식각 마스크로 한 제 1 식각 공정으로 상기 제 3 절연층으로부터 상기 제 1 절연층까지 순차적으로 식각하여 상기 제 1 식각 중단층이 저면을 이루는 비아홀을 형성하는 단계;
    상기 제 1 포토레지스트 패턴을 제거한 후, 상기 비아홀 저면에 버텀-반사 방지막을 채우는 단계;
    제 2 포토레지스트 패턴 및 상기 버텀-반사 방지막을 식각 마스크로 상기 제 3 식각 중단층에서 식각 중단하는 제 1 트렌치 레벨 식각 공정으로 상기 제 3 절연층의 노출된 부분을 식각하여 제 1 트렌치를 형성하는 단계;
    상기 제 1 트렌치 저면에 노출된 상기 제 3 식각 중단층을 제거하는 단계;
    상기 제 2 포토레지스트 패턴 및 상기 버텀-반사 방지막을 식각 마스크로 상기 제 2 식각 중단층에서 식각 중단하는 제 2 트렌치 레벨 식각 공정으로 상기 제 2 절연층의 노출된 부분을 식각하여 제 2 트렌치를 형성하는 단계;
    상기 제 2 포토레지스트 패턴 및 상기 버텀-반사방지막을 제거하고, 상기 트렌치 저면의 상기 제 2 식각 중단층과 상기 비아홀 저면의 상기 제 1 식각 중단층을 제거하여 듀얼 다마신 패턴을 형성하는 단계; 및
    상기 듀얼 다마신 패턴에 인덕터 형성용 물질을 채워 상기 하부 금속배선을 연결하는 연결 접점과 인덕터 금속배선을 형성하는 단계를 포함하는 반도체 소자의 인덕터 제조 방법.
  2. 제 1 항에 있어서, 상기 제 1, 제 2 및 제 3 식각 중단층들은 SiN, SiON, Si3N4와 같은 질화물 계열을 사용하여 형성하는 반도체 소자의 인덕터 제조 방법.
  3. 제 1 항에 있어서, 상기 제 1, 제 2 및 제 3 식각 중단층들은 SiC와 같은 유전상수가 낮은 물질로 형성하는 반도체 소자의 인덕터 제조 방법.
  4. 제 1 항에 있어서, 상기 제 2 절연층, 상기 제 3 식각 중단층 및 상기 제 3 절연층 각각의 두께 합은 수 ㎛인 반도체 소자의 인덕터 제조 방법.
  5. 제 1 항에 있어서, 상기 제 1 포토레지스트 패턴을 식각 마스크로 한 상기 제 1 식각 공정은,
    상기 제 3 식각 중단층에서 식각 중단하는 제 1 트렌치 레벨 비아 식각 공정으로 상기 제 3 절연층의 노출된 부분을 식각하여 제 1 비아홀을 형성하는 단계;
    상기 제 1 비아홀 저면에 노출된 상기 제 3 식각 중단층을 제거하는 단계;
    상기 제 2 식각 중단층에서 식각 중단하는 제 2 트렌치 레벨 비아 식각 공정으로 상기 제 2 절연층의 노출된 부분을 식각하여 제 2 비아홀을 형성하는 단계;
    상기 제 2 비아홀의 저면에 노출된 상기 제 2 식각 중단층을 제거하는 단계; 및
    상기 제 1 식각 중단층에서 식각 중단하는 비아 레벨 식각 공정으로 상기 제 1 절연층의 노출된 부분을 식각하여 제 3 비아홀을 형성하는 단계를 포함하는 반도체 소자의 인덕터 제조 방법.
  6. 제 5 항에 있어서, 상기 제 1 트렌치 레벨 비아 식각 공정, 상기 제 2 트렌치 레벨 비아 식각 공정 및 상기 비아 레벨 식각 공정은 상기 절연층들이 일반적인 산화물질로 형성된 경우, CHF3/CF4/Ar 혼합 가스의 활성화된 플라즈마를 이용하여 진행하거나, 여기에 O2 가스 및/또는 N2 가스를 포함하여 진행하는 반도체 소자의 인덕터 제조 방법.
  7. 제 5 항에 있어서, 상기 제 1 트렌치 레벨 비아 식각 공정, 상기 제 2 트렌치 레벨 비아 식각 공정 및 상기 비아 레벨 식각 공정은 상기 절연층들이 유전 상수 값이 낮은 물질로 형성된 경우, C4F8/N2/Ar 혼합 가스의 활성화된 플라즈마를 이용하여 진행하거나, 여기에 O2 가스 및/또는 H2 가스를 포함하여 진행하는 반도체 소자의 인덕터 제조 방법.
  8. 삭제
  9. 제 1 항에 있어서, 상기 제 1 트렌치 레벨 식각 공정 및 상기 제 2 트렌치 레벨 식각 공정은 상기 절연층들이 일반적인 산화물질로 형성된 경우, CHF3/CF4/Ar 혼합 가스의 활성화된 플라즈마를 이용하여 진행하거나, 여기에 O2 가스 및/또는 N2 가스를 포함하여 진행하는 반도체 소자의 인덕터 제조 방법.
  10. 제 1 항에 있어서, 상기 제 1 트렌치 레벨 식각 공정 및 상기 제 2 트렌치 레벨 식각 공정은 상기 절연층들이 유전 상수 값이 낮은 물질로 형성된 경우, C4F8/N2/Ar 혼합 가스의 활성화된 플라즈마를 이용하여 진행하거나, 여기에 O2 가스 및/또는 H2 가스를 포함하여 진행하는 반도체 소자의 인덕터 제조 방법.
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