KR100564169B1 - 실리콘 에칭 방법 및 에칭 장치 - Google Patents

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Abstract

본 발명은 Si(실리콘)을 에칭하는 기술에 관한 것으로 Cl2와 O2와 NF3을 포함하는 혼합 가스를 에칭 가스로 사용하고, 하기의 식에 의해 표시되는 체류 시간(τ)이 약 180 msec 이상인 조건에서 에칭 처리를 실행하는 Si 에칭 방법을 제공한다.
τ= pV/Q
여기서, p는 처리 용기내의 압력, V는 피처리체상에 설정되는 유효한 에칭 공간의 체적, Q는 에칭 가스의 유량이다. Si 에칭에 있어서 고 애스펙트 레이시오와 에칭 속도의 향상을 달성하는 것을 목적으로 한다. 처리 가스 공급부(42)로부터 Cl2/O2/NF3 혼합 가스를 에칭 가스로서 챔버(10)내에 도입하고, 체류 시간(residence time)이 약 180msec 이상의 조건에서 에칭 처리를 실행한다. 제 1 고주파 전원(58)으로부터 60MHz 부근의 고주파를 소정의 파워로 상부 전극(30)에 인가함과 동시에, 제 2 고주파 전원(64)으로부터 2MHz 부근의 고주파를 소정의 전원으로 하부 전극(서셉터)(16)에 인가한다. 상부 전극(30)의 다공(多孔)이 형성된 전극판(36)로부터 토출된 에칭 가스는 전극간의 글로우 방전에의해서 플라즈마화하고, 이 플라즈마에 의해 생성되는 래디컬과 이온에 의해 Si 웨이퍼(W)가 에칭된다.

Description

실리콘 에칭 방법 및 에칭 장치{METHOD AND APPARATUS FOR ETCHING SI}
도 1은 본 발명의 일 실시예에 의한 에칭 장치의 구성을 도시한 도면,
도 2는 도 1의 에칭 장치에 있어서의 처리 가스 공급부의 구성을 도시한 도면,
도 3은 실시예에 있어서의 주요 에칭 조건과 에칭 특성을 도시한 도면,
도 4는 실시예에 있어서의 테이퍼 각의 (Cl2+O2) 유량 및 O2 비(O2 /Cl2+O2) 의존성을 도시한 도면,
도 5는 비교예에 있어서의 주요 에칭 조건과 에칭 특성을 도시한 도면,
도 6은 실시예에 있어서의 체류 시간의 정의를 도시한 도면.
도면의 주요 부분에 대한 부호의 설명
10 : 챔버(처리 용기) 16 : 서셉터(하부 전극)
18 : 정전 척 22 : 직류 전원
30 : 상부 전극 36 : 전극판
40 : 가스 도입구 42 : 처리 가스 공급부
46 : 배기구 58 : 제 1 고주파 전원
64 : 제 2 고주파 전원 66 : Cl2 가스원
68 : O2 가스원 70 : NF3 가스원
66a, 68a, 70a : 매스 플로우 콘트롤러
본 발명은 Si(실리콘)을 에칭하는 기술에 관한 것으로, 특히 Si 기판 또는 Si 층에 개구 직경이 작은 깊은 홈의 트렌치를 형성하는 가공에 이용함에 바람직한 에칭 방법 및 장치에 관한 것이다.
LSI(Large Scale Integrated circuit)에 있어서의 소자 분리용의 일반적인 트렌치 분리법은 STI(Sha11ow Trench Isolation)이다. STI에서는, 레지스트 또는 절연막을 마스크로 이용하여 Si 기판을 드라이 에칭하여, 깊이 1㎛ 이하의 비교적 얕은 홈(트렌치)을 형성한다. 이 트렌치 에칭에는 홈의 깊이 및 형상, 특히 측벽 각도(테이퍼 각)를 제어하는 기술이 요구된다.
종래부터 STI용 에칭 가스에는 Br(브롬)을 베이스로 하는 혼합 가스, 전형적으로는 HBr/O2 혼합 가스가 많이 이용되고 있다. HBr은 O2의 작용에 의해 트렌치 측벽에 형성되는 산화막(SiO2)에 대한 공격성이 비교적 약하여 테이퍼형상을 만들기 쉽고, F와 Cl과 같은 다른 할로겐계 가스보다 측벽 보호막의 두께와 테이퍼 각의 제어가 용이하다. STI에 있어서는, 홈이 얕기 때문에, 테이퍼형상은 그다지 부적당한 것이 아니고, 오히려 홈을 절연막으로 매설할 때에는 보이드의 발생을 방지할 수 있는 점에서, 테이퍼형상이 엄밀한 수직 형상보다 바람직하다고 되어 있다.
그런데, LSI의 고밀도화 및 미세화에 따라, 소자 분리 능력이 높은 트렌치 분리법으로서 DTI(Deep Trench Isolation)가 주목되어 왔다. DTI에서는, Si 기판에 깊이 3 내지 5㎛ 정도의 비교적 깊은 홈(트렌치)을 형성하기 때문에, STI보다 각별히 높은 애스펙트 레이시오(aspect ratio)에 대응할 수 있는 트렌치 에칭 기술을 필요로 한다.
그런데 HBr/O2 혼합 가스는 고 애스펙트 레이시오의 트렌치 에칭을 실행할 수 없기 때문에, DTI에는 대응할 수 없다. 또한, 에칭 속도가 느리고, 처리 효율 내지 생산성이 낮다고 하는 문제도 있다.
본 발명은 이러한 종래 기술의 문제점을 해결하기 위한 것으로, 고 애스펙트 레이시오에 대응할 수 있음과 동시에 에칭 속도를 향상시키는 Si 에칭 방법 및 에칭 장치를 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해서, 본 발명의 Si 에칭 방법은 처리 용기내에서 Si 기판 또는 Si 층을 드라이 에칭함에 있어서, Cl2와 O2와 NF3를 포함하는 혼합 가스를 에칭 가스로 사용하고, 다음 식(1)에 의해 표시되는 체류 시간(τ)이 약 180 msec 이상인 조건에서 에칭 처리를 실행한다.
τ= pV/Q …(1)
여기서, p는 처리 용기내의 압력(Torr), V는 피 처리체상에 설정되는 유효한 에칭 공간의 체적(l:리터), Q는 에칭 가스의 전체 유량(Torrㆍl/s)이다.
또한, 본 발명의 에칭 장치는, Si 기판 또는 Si 층을 드라이 에칭하는 에칭 장치에 있어서, 가스 도입구와 배기구를 갖고, 상기 Si 기판 또는 Si 층을 포함하는 피처리체를 출납 가능하게 수용하는 처리 용기와, Cl2 가스와 O2 가스와 NF3 가스를 소망하는 유량비로 혼합하고, 혼합한 가스를 에칭 가스로서 상기 처리 용기내에 상기 가스 도입구을 거쳐서 공급하는 에칭 가스 공급 수단과, 상기 에칭 가스를 플라즈마화하는 플라즈마 발생 수단과, 상기 처리 용기내를 상기 배기구를 거쳐서 배기하여 소망하는 에칭 압력을 부여하는 배기 수단을 갖고, 상기 식 (1)에 의해 표시된 체류 시간(τ)이 약 180 msec 이상인 조건에서 에칭 처리를 실행한다.
본 발명에서는 Cl2와 O2와 NF3를 포함하는 혼합 가스를 에칭 가스에 이용한다. 이 에칭 가스에 있어서, Cl2는 Si를 에칭하기 위한 주된 에천트(etchant)이고, HBr보다 높은 반응 확률로 Si와 반응하여 휘발성이 높은 반응 생성물을 발생시켜, 고속 에칭을 가능하게 한다. O2는 Si와 반응하여 홈의 측벽에 사이드 에칭을 저지하는 산화막 또는 보호막(SiOx)을 형성한다. NF3는 측벽 보호막의 과잉 성장을 억제하여, 홈의 내측 안쪽 내지 바닥부에 에천트를 원활하게 진입시켜, 이방성 에칭 을 촉진한다.
미세한 개구 직경을 가진 홈을 수직으로 깊게 에칭하기 위해서는, 홈의 바닥부 부근에 있어서 디포지션율과 에칭율의 균형을 취하는 것이 중요하다. 본 발명에서는 체류 시간(τ)이 약 180msec 이상인 조건에서 Si 에칭 처리를 실행한다.
일례로서, 평행 평판형의 플라즈마 에칭 장치에 있어서, 피 처리체, 예컨대 Si 웨이퍼의 직경이 200mm, 압력이 60mTorr, 전극간 거리(갭)가 115mm인 조건하에서 체류 시간(τ)을 180msec 이상으로 하기 위해서는, 에칭 가스의 유량(Q)을 약 95sccm 이하로 하면 된다.
본 발명에 있어서 바람직하게는 에칭 가스(Cl2/O2/NF3)의 총 유량중 Cl 2와 O2의 합계 유량을 약 80% 이하로 하는 것이 바람직하다. 따라서, 상기의 예에서는 Cl2+O2의 유량을 약 75sccm 이하로 하는 것이 바람직하다.
또한, (Cl2+O2)와 O2의 유량비도 중요한 파라미터이고, O2/(Cl 2+O2)를 바람직하게는 0.1 내지 0.3의 범위내, 보다 바람직하게는 0.15 내지 0.25의 범위내로 설정한다. O2/(Cl2+O2)가 지나치게 크면, 측벽 퇴적막의 성장이 빨라져서, 테이퍼 각이 작아지거나, 에칭 속도가 저하한다. 반대로, O2/(Cl2+O2)가 지나치게 작으면, 측벽의 보호가 약해져서, 역(逆) 테이퍼 또는 보잉이 발생하기 쉬워진다.
또한, 본 발명에 있어서, 에칭 가스에 Ar 등의 불활성 가스를 희석 가스로서 혼합하여도 무방하고, 바람직하게는 에칭 가스의 총 유량을 100sccm 이하로 한다. 또한, 바람직하게는 에칭 압력을 20mTorr 내지 200mTorr의 범위내로 설정하고, 평행 평판형에 있어서의 전극간 거리를 30mm 내지 300mm의 범위내로 설정한다.
본 발명의 에칭 장치에 있어서, 바람직하게는 플라즈마 발생 수단이 처리 용기내에 피 처리체를 탑재하기 위한 제 1 전극과, 이 제 1 전극과 소정의 간격을 두고 대향 배치되는 제 2 전극을 포함하는 구성으로 한다. 이 경우, 제 1 전극에 고주파 전력을 인가하여, 이온 어시스트 에칭을 실행한다.
이하에 첨부 도면을 참조하여 본 발명이 바람직한 실시예를 설명한다.
도 1에 본 발명의 일 실시예에 있어서의 에칭 장치의 구성을 도시한다. 이 에칭 장치는 평행 평판형 플라즈마 에칭 장치로서 구성되어 있고, 예컨대 표면이 알루마이트 처리(양극 산화 처리)된 알루미늄으로 이루어지는 원통형의 챔버(처리 용기)(10)를 갖고 있다. 챔버(10)는 접지되어 있다.
챔버(10)의 내측 벽면에는 알루미나로 이루어지는 원통형상의 데포시일드(deposition shield)재(12)가 피착되어 있다. 챔버(10)의 바닥부에는 세라믹 등의 절연판(13)을 거쳐서 원주형상의 서셉터 지지대(14)가 배치되고, 이 서셉터 지지대(14) 위에 예컨대 알루미늄으로 이루어지는 서셉터(16)가 설치되어 있다. 서셉터(16)는 하부 전극을 구성하고, 이 위에 피 처리체로서 예컨대 단결정 Si 기판 또는 Si 웨이퍼(W)가 탑재된다.
서셉터(16)의 상면에는 Si 웨이퍼(W)를 정전 흡착력으로 유지하기 위한 정전 척(18)이 설치되어 있다. 이 정전 척(18)은 도전막으로 이루어지는 전극(20)을 한 쌍의 절연 시트 사이에 끼운 것이고, 전극(20)에는 직류 전원(22)이 전기적으로 접속되어 있다. 직류 전원(22)으로부터의 직류 전압에 의해, Si 웨이퍼(W)가 쿨롱의 힘에 의해 정전 척(18)에 흡착 유지되도록 되어 있다. 정전 척(18) 주위에서 서셉터(16)의 상면에는 에칭의 균일성을 향상시키기 위한 예컨대 석영으로 이루어지는 포커스 링(24)이 배치되어 있다.
서셉터 지지대(14)의 내부에는 예컨대 원주 방향으로 연재하는 냉매실(26)이 설치되어 있다. 이 냉매실(26)에는 외부 장착의 칠러 유닛(도시하지 않음)으로부터 배관(26a, 26b)을 거쳐서 소정 온도의 냉매, 예컨대 냉각수가 순환 공급된다. 냉매의 온도에 의해 서셉터(16)상의 Si 웨이퍼(W)의 처리 온도를 제어할 수 있다.
또한, 냉각 가스 공급 기구(도시하지 않음)로부터의 냉각 가스, 예컨대 He 가스가 가스 공급 라인(28)을 거쳐서 정전 척(18)의 상면과 Si 웨이퍼(W)의 이면 사이에 공급된다. 냉각 가스 공급 기구는 에칭 가공의 웨이퍼 면내 균일성을 높이기 위해서, 웨이퍼 중심부와 웨이퍼 주연부에서 가스압, 즉 배압을 독립적으로 제어할 수 있도록 되어 있다.
서셉터(16)의 상방에는 이 서셉터와 평행으로 대향하여 상부 전극(30)이 설치되어 있다. 이 상부 전극(30)은 절연재(32)를 거쳐서 챔버(10)에 지지되어 있고, 다수의 토출 구멍(34)을 갖는, 예컨대 알루미나 등의 세라믹으로 이루어지는 하면의 전극판(36)과, 이 전극판(36)을 지지하는 도전재료, 예컨대 표면이 알루마이트 처리된 알루미늄으로 이루어지는 전극 지지체(38)를 갖는다. 전극판(36)과 전극 지지체(38)의 내측에는 버퍼실이 형성되고, 이 버퍼실의 상면 중심부에 가스 도입구(40)가 설치되어 있다. 가스 도입구(40)에는 처리 가스 공급부(42)로부터의 가스 공급 배관(44)이 접속되어 있다.
챔버(10)의 바닥부에는 배기구(46)가 설치되고, 이 배기구(46)에 배기관(48)을 거쳐서 배기 장치(50)가 접속되어 있다. 배기 장치(50)는 터보 분자 펌프 등의 진공 펌프를 갖고 있고, 챔버(10)내의 에칭 처리 공간을 소망하는 진공도까지 감압할 수 있도록 되어 있다. 또한, 챔버(10)의 측벽에는 Si 웨이퍼(W)의 반입출구를 개폐하는 게이트 밸브(52)가 장착되어 있다.
상부 전극(30)에는 로우 패스 필터(LPF)(54)를 거쳐서 어스 전위가 접속됨과 동시에, 정합기(56)를 거쳐서 제 1 고주파 전원(58)이 접속된다. 이 제 1 고주파 전원(58)은 50 내지 150MHz의 범위내의 주파수, 전형적으로는 60MHz 부근의 고주파 전력을 상부 전극(30)에 인가한다.
하부 전극으로서의 서셉터(16)에는 하이 패스 필터(HPF)(60)를 거쳐서 어스 전위가 접속됨과 동시에, 정합기(62)를 거쳐서 제 2 고주파 전원(64)이 접속된다. 이 제 2 고주파 전원(64)은 1 내지 4MHz의 범위내의 주파수, 전형적으로는 2MHz 부근의 고주파 전력을 서셉터(16)에 인가한다.
이 실시예에 있어서, 상부 전극(30)과 하부 전극(서셉터)(16) 사이의 거리, 즉 전극간 거리는 바람직하게는 30mm 내지 300mm의 범위내로 설정된다.
이 플라즈마 에칭 장치에 있어서, Si 에칭을 실행하기 위해서는, 우선 게이트 밸브(52)를 개방 상태로 하여 가공 대상의 Si 웨이퍼(W)를 챔버(10)내에 반입하 여, 서셉터(16) 위에 탑재한다. 그리고, 처리 가스 공급부(42)로부터 에칭 가스를 소정의 유량으로 챔버(10)내에 도입하고, 배기 장치(50)에 의해 챔버(10)내의 압력, 즉 에칭 압력을 설정값(바람직하게는 20mTorr 내지 200mTorr의 범위내의 값)으로 한다. 또한, 제 1 고주파 전원(58)으로부터 60MHz 부근의 고주파를 소정의 파워로 상부 전극(30)에 인가함과 동시에, 제 2 고주파 전원(64)으로부터 2MHz 부근의 고주파를 소정의 파워로 서셉터(16)에 인가한다. 또한, 직류 전원(22)으로부터 직류 전압을 정전 척(18)의 전극(20)에 인가하여, Si 웨이퍼(W)를 서셉터(16)에 고정한다. 상부 전극(30)의 다수의 개구부가 형성된 전극판 또는 샤워 헤드(36)로부터 토출된 에칭 가스는 전극간의 글로우 방전중에 플라즈마화하고, 이 플라즈마에 의해 생성되는 래디컬과 이온에 의해서 Si 웨이퍼(W)가 에칭된다.
이 플라즈마 에칭 장치에서는, 상부 전극(30)에 대하여 종래(일반적으로 27MHz)보다 각별히 높은 주파수 영역(50 내지 150MHz)의 고주파를 인가함으로써, 플라즈마를 바람직한 해리 상태로 고밀도화하고, 보다 저압의 조건하에서 적절한 플라즈마를 형성할 수 있다. 또한, 하부 전극인 서셉터(16)에 대해서도 종래(일반적으로 800kHz)보다 높은 주파수 영역(1 내지 4MHz)의 고주파를 인가함으로써, 보다 저압에서 피 처리체에 적절한 RIE (Reactive Ion Etching)를 실시할 수 있다.
본 실시예의 Si 에칭에서는, Cl2와 O2와 NF3를 포함하는 혼합 가스를 에칭 가스에 이용한다. 이로 인해, 처리 가스 공급계(42)는 도 2에 도시하는 바와 같이 예컨대 Cl2 가스원(66), O2 가스원(68) 및 NF3 가스원(70)을 갖고, 각각의 유량을 매 스 플로우 콘트롤러(66a, 68a, 70a)에 의해서 개별 그리고 임의로 제어할 수 있도록 한다. 또, Ar 등의 불활성 가스를 희석 가스로서 에칭 가스에 혼합하여도 무방하고, 그 경우에는 희석 가스 공급부(도시하지 않음)도 설치된다.
다음에, 본 발명의 Si 에칭 방법의 구체적인 실시예를 설명한다.
(실시예 1 내지 8)
Si 웨이퍼에 개구 폭 0.3㎛, 깊이 3 내지 6㎛의 홈을 형성하는 DTI용 트렌치 에칭에 있어서, 도 1의 플라즈마 에칭 장치를 사용하고, 에칭 가스(Cl2/O2/NF3 )의 유량 및 유량비를 파라미터로 하여 에칭 특성을 평가했다. 다른 주요한 에칭 조건은 아래와 같다. 도 3 및 도 4에 실험 결과 데이터를 나타낸다.
Si 웨이퍼 구경 = 200mm
마스크 재료 = SiO2(상층)/SiN(하층)의 2층 구조막
마스크 두께(SiO2/SiN) = 3000Å/1500Å
압력 = 60mTorr
RF 파워(상부 전극/하부 전극) = 500W/600W
전극간 거리 = 115mm
온도(상부 전극/하부 전극/챔버 측벽) = 80/60/60℃
(비교예 1, 2)
Si 웨이퍼에 개구 폭 0.3㎛, 깊이 3 내지 6㎛의 홈을 형성하는 DTI용 트렌치 에칭에 있어서, 도 1의 플라즈마 에칭 장치를 사용하고, HBr/O2/NF3 혼합 가스(비교예 1) 또는 HBr/O2 혼합 가스(비교예 2)를 에칭 가스에 이용하여 에칭 특성을 평가했다. 다른 에칭 조건은 전극간 거리가 120mm인 것을 제외하고, 실시예와 동일하다. 도 5에 실험 결과의 데이터를 나타낸다.
도 3 및 도 5의 데이터로부터, Si의 에칭 속도(Si E/R)에 대하여 보면, HBr을 베이스로 하는 비교예 1, 2는 0.25㎛/min 부근인 것에 대하여, 실시예 1 내지 8은 0.78㎛/min 이상으로 약 3배 이상이다.
또한, 테이퍼각에 대하여 보면, 비교예 1(92.3°)은 90°초과로 역 테이퍼 또는 보잉 형상이며, 비교예 2(87.5°)는 89°미만으로 테이퍼형상이고, 수직형상을 얻을 수 없었다.
한편, 실시예 1(89.3°), 실시예 2(89.0°) 및 실시예 3(89.2°)은 모두 89 내지 90°의 범위내에 있고, 수직형상을 달성하였다. 그러나, 실시예 4(87.6°), 실시예 5 (87.5°), 실시예 6(87.7°), 실시예 7(87.8°)은 테이퍼형상이고, 실시예 8(91.8°)은 보잉형상으로 되었다.
실시예 1 내지 8 안에서 검토하면, 실시예 1 내지 3에서는, 가스 유량을 작게 하고 있고, 특히 Cl2와 O2의 합계 유량(Cl2+O2)을 작게 하고 있는 점이 특징적이다. 보다 상세하게는, 실시예 4 내지 8은 에칭 가스의 총 유량이 100sccm 이상이고 체류 시간은 약 180msec보다 작은 반면에, 실시예 1 내지 3에서는 에칭 가스의 총 유량이 45sccm 이하로서 100sccm 보다 작고 체류 시간은 380msec 이상으로서 180msec 이상이다. 또한, 실시예 1 내지 3의 경우, (Cl2+O2) 유량은 25sccm 이하이다. 체류 시간(τ)은, 도 6을 참조하여, 아래 식 (1)과 같이 정의 된다.
τ= V(= A x H) / S = PV/Q (1)
여기서, V는 피처리체상에 설정되는 유효한 에칭공간의 체적(l), S는 에칭가스의 배기 속도(l/s), P는 처리용기 내의 압력(Torr), Q는 에칭가스의 전체 유량(Torrㆍ l/s), A는 웨이퍼 면적 그리고 H는 하부 전극과 상부 전극 사이의 거리이다.
미세한 0.3㎛ 정도의 개구 폭으로 3 내지 6㎛의 깊은 홈을 수직으로 형성하기 위해서는, 에칭가스의 체류시간 즉, 에칭 가스(Cl2/O2/NF3)의 유량을 제한하는 것, 특히 (Cl2+O2) 유량을 제한하는 것이 중요하다. 도 3으로부터, 체류 시간은 약 180msec 이상으로 하는 것이 바람직하다. 그리고 체류 시간을 180msec 이상으로 하기 위해서는, 에칭 가스의 유량(Q)을 약 95sccm 이하로 하면 된다. 또한, 본 발명에 있어서 바람직하게는 에칭 가스의 총 유량중 Cl2 와 O2의 합계 유량을 약 80% 미만으로 또는 약 75sccm 이하로 하는 것이 바람직하다. (Cl2+O2) 유량이 크면, 트렌치 바닥부 부근에서의 디포지션율이 에칭율을 상회하여, 테이퍼화하기 쉬워지는 것으로 고려된다. 다만, (Cl2+O2)유량이 지나치게 작아도 에칭 속도에 영향을 미치기 때문에, 바람직하게는 15sccm 이상으로 하는 것이 바람직하다.
또한, (Cl2+O2)에대한 O2의 유량비(O2 비)도 중요하다. 즉, 실시예 8(0.09)과 같이 O2 비 지나치게 낮으면, 디포지션율이 에칭율을 하회하여 역 테이퍼 또는 보잉 경향이 되기 쉽다. 반대로, O2 레이시오가 지나치게 높으면, 디포지션율이 에칭율을 상회하여 테이퍼 경향이 되기 쉽거나, 에칭 속도가 저하된다. O2 비는 바람직하게는 0.1 내지 0.3의 범위내에 설정하고, 보다 바람직하게는 0.15 내지 0.25의 범위내에 설정한다.
실시예 1 내지 8에서는 NF3의 유량을 20sccm(일정)으로 했지만, 10 내지 30sccm의 범위내에서는 각 실시예의 에칭 특성은 그다지 변함 없는 것으로 고려된다. 실용적으로는, NF3의 유량을 에칭 가스의 총 유량의 약 20% 이상으로 하는 것이 바람직하다.
또한, 실시예 1 내지 8에서는 압력을 60mTorr(일정)로 했다. 상기 식 (1)로부터 압력은 체류 시간을 좌우하는 파라미터임과 동시에, 에칭 속도 등에도 영향을 주기 때문에, 다른 에칭 조건과 트렌치 사양에 따라 최적화되는 것이 바람직하다. 또한, 실시예 1 내지 8의 RF 파워(상부 전극 = 500W, 하부 전극 = 600W)를 파워 밀도로 환산하면, 상부 전극 = 1.6W/㎠, 하부 전극 = 1.9W/㎠이다. RF 파워 또는 파워 밀도도 다른 에칭 조건과 트렌치 사양에 따라 최적화되는 것이 바람직하다.
또한, 도 3에 도시하는 바와 같이 실시예 2의 마스크 선택비(Si의 에칭 속도/SiO2의 에칭 속도)는 28.70이었다. 다른 실시예 및 비교예 1, 2에서도 동일 정도의 마스크 선택비를 얻을 수 있다. Cl2/O2/NF3 혼합 가스를 에칭 가스로 이용하는 본 발명의 Si 에칭에서는 적어도 표층이 SiO2로 이루어지는 마스크 재료가 바람 직하다.
상기 실시예의 플라즈마 에칭 장치는 용량 결합형 평행 평판 장치였지만, 다른 플라즈마 에칭 방식, 예컨대 유자계 RIE와 ECR(Electron Cyclotron Resonance) 방식의 장치로서 구성하는 것도 가능하다. 상기 실시예에서는 Si 웨이퍼의 에칭을 도시하였지만, Si 기판 또는 Si 층을 포함하는 임의의 피 처리체에 대하여 본 발명의 Si 에칭 방법 및 에칭 장치를 적용할 수 있다.
이상 설명한 바와 같이 본 발명에 따르면 Si 에칭에 있어서 Cl2/O2/NF3 혼합 가스를 에칭 가스에 이용하여 그 가스 유량을 최적의 범위로 설정함으로써, 고 애스펙트 레이시오에 대응할 수 있음과 동시에 에칭 속도를 향상시킬 수 있다.

Claims (10)

  1. 처리 용기내에서 Si 기판 또는 Si 층을 드라이 에칭하는 방법에 있어서, Cl2와 O2와 NF3을 포함하는 혼합 가스를 에칭 가스로서 상기 처리 용기내에 공급하여 수직 형상의 측벽을 가지는 트렌치를 형성하는 단계를 포함하고, 상기 에칭 가스의 체류 시간(τ)이 약 180msec 이상이며,
    τ= pV/Q
    여기서, p는 처리 용기내의 압력, V는 상기 Si 기판 또는 Si 층상에 설정되는 유효한 에칭 공간의 체적, Q는 에칭 가스의 유량인 것을 특징으로 하는
    Si 에칭 방법.
  2. 제 1 항에 있어서,
    Cl2와 O2의 합계 유량이 상기 에칭 가스의 총 유량의 약 80% 이하인 것을 특징으로 하는
    Si 에칭 방법.
  3. 제 1 항에 있어서,
    상기 에칭 가스에 있어서의 (Cl2 + O2)의 유량에 대한 O2의 유량비가 약 0.1 내지 약 0.3의 범위내인 것을 특징으로 하는
    Si 에칭 방법.
  4. 제 1 항에 있어서,
    상기 에칭 가스의 총 유량이 약 100sccm 이하인 것을 특징으로 하는
    Si 에칭 방법.
  5. 제 1 항에 있어서,
    상기 처리 용기내의 압력이 약 20mTorr 내지 약 200mTorr의 범위내로 설정되는 것을 특징으로 하는
    Si 에칭 방법.
  6. 제 1 항에 있어서,
    상기 처리 용기내의 전극간 거리가 약 30mm 내지 약 300mm의 범위내로 설정되는 것을 특징으로 하는
    Si 에칭 방법.
  7. Si 기판 또는 Si 층을 드라이 에칭하는 에칭 장치에 있어서,
    가스 도입구와 배기구를 갖고, 상기 Si 기판 또는 Si 층을 포함하는 피처리체를 출납 가능하게 수용하며, 상기 Si 기판 또는 Si 층상에 설정되는 유효한 에칭 공간의 체적을 가지는 처리 용기와,
    Cl2 가스와 O2 가스와 NF3 가스를 소망하는 유량비로 혼합하고, 혼합한 가스를 에칭 가스로서 상기 처리 용기내에 상기 가스 도입구을 거쳐서 공급하는 에칭 가스 공급 수단과,
    상기 에칭 가스를 플라즈마화하는 플라즈마 발생 수단과,
    상기 처리 용기내를 상기 배기구을 거쳐서 배기하여 소망하는 에칭 압력을 부여하는 배기 수단과,
    상기 에칭 가스의 유량 및 상기 처리 용기 내의 압력을 조절함으로써, 상기 Si 기판 또는 Si 층을 에칭하는 동안 체류 시간(τ)을 약 180msec 이상으로 유지하여 수직 형상의 측벽을 가지는 트렌치를 형성하도록 하는, 상기 에칭 가스 공급 수단 및 상기 배기 수단의 제어 수단을 갖고,
    체류 시간(τ)이,
    τ= pV/Q
    여기서, p는 상기 처리 용기내의 압력, V는 상기 Si 기판 또는 Si 층상에 설정되는 유효한 에칭 공간의 체적, Q는 상기 에칭 가스의 유량인 것을 특징으로 하는
    Si 에칭 장치.
  8. 제 7 항에 있어서,
    상기 에칭 가스 공급 수단이 상기 에칭 가스를 약 100sccm 이하의 유량으로 상기 처리 용기에 공급하는 것을 특징으로 하는
    Si 에칭 장치.
  9. 제 7 항에 있어서,
    상기 배기 수단이 상기 처리 용기내 압력을 약 20mTorr 내지 약 200mTorr의 범위로 유지하는 것을 특징으로 하는
    Si 에칭 장치.
  10. 제 7 항에 있어서,
    상기 처리 용기 내에 전극간 거리가 약 30mm 내지 약 300mm의 범위 내에 설정된 상부 전극과 하부 전극을 갖는 것을 특징으로 하는
    Si 에칭 장치.
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006086295A (ja) * 2004-09-15 2006-03-30 Toshiba Corp 半導体装置の製造方法
US20060292876A1 (en) * 2005-06-21 2006-12-28 Tokyo Electron Limited Plasma etching method and apparatus, control program and computer-readable storage medium
US7682978B2 (en) * 2005-06-24 2010-03-23 Tokyo Electron Limited Plasma processing method and high-rate plasma etching apparatus
US20090032880A1 (en) * 2007-08-03 2009-02-05 Applied Materials, Inc. Method and apparatus for tunable isotropic recess etching of silicon materials
CN101428256B (zh) * 2007-11-07 2011-09-14 北京北方微电子基地设备工艺研究中心有限责任公司 一种喷嘴装置及应用该喷嘴装置的半导体处理设备
US9013004B2 (en) * 2009-02-27 2015-04-21 Taiwan Semiconductor Manufacturing Company, Ltd. Quasi-vertical structure having a sidewall implantation for high voltage MOS device
CN102122635B (zh) * 2010-01-08 2013-12-04 中芯国际集成电路制造(上海)有限公司 沟槽阵列的形成方法
CN102214567B (zh) * 2010-04-02 2013-05-29 中芯国际集成电路制造(上海)有限公司 沟槽的形成方法
KR101170761B1 (ko) * 2010-11-01 2012-08-03 세메스 주식회사 기판 처리 장치 및 방법
CN103663357B (zh) * 2012-09-18 2017-07-07 无锡华润上华半导体有限公司 硅的刻蚀方法
JP6017936B2 (ja) * 2012-11-27 2016-11-02 東京エレクトロン株式会社 プラズマ処理装置およびプラズマ処理方法
CN104752197B (zh) * 2013-12-29 2017-10-13 北京北方华创微电子装备有限公司 基片刻蚀方法
CN103745904B (zh) * 2013-12-31 2016-08-17 深圳市华星光电技术有限公司 一种干法刻蚀机及其刻蚀方法
JP6516542B2 (ja) * 2015-04-20 2019-05-22 東京エレクトロン株式会社 被エッチング層をエッチングする方法
CN114334582B (zh) * 2021-12-23 2024-03-26 北京北方华创微电子装备有限公司 场发射器件结构的制造方法及场发射器件结构

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5242536A (en) * 1990-12-20 1993-09-07 Lsi Logic Corporation Anisotropic polysilicon etching process
US6008133A (en) * 1991-04-04 1999-12-28 Hitachi, Ltd. Method and apparatus for dry etching
JP3778299B2 (ja) * 1995-02-07 2006-05-24 東京エレクトロン株式会社 プラズマエッチング方法
US6322714B1 (en) * 1997-11-12 2001-11-27 Applied Materials Inc. Process for etching silicon-containing material on substrates
KR100881472B1 (ko) * 1999-02-04 2009-02-05 어플라이드 머티어리얼스, 인코포레이티드 소정 기판 상에 놓여져 있는 패턴화된 마스크 표면 위로 적층 구조물을 증착하기 위한 방법
US6749763B1 (en) * 1999-08-02 2004-06-15 Matsushita Electric Industrial Co., Ltd. Plasma processing method
KR100593826B1 (ko) * 2001-04-19 2006-06-28 동경 엘렉트론 주식회사 드라이 에칭 방법
JP2002319569A (ja) * 2001-04-19 2002-10-31 Tokyo Electron Ltd ドライエッチング方法

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CN1490849A (zh) 2004-04-21

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