KR100564133B1 - 아날로그 회로용의 커패시터 및 그것의 제조 방법 - Google Patents

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Abstract

실리콘으로 구성된 하부 전극(15)상에 급속 열질화에 의해 질화막(19)을 형성하고, 그 위에 산화 탄탈 유전체막(23)을 형성한다. 그 후, 습식 산화 처리를 하여 유전체막(23) 및 질화막(19)을 통하여 하부 전극을 산화시킴으로써, 하부 전극(15)과 질화막(19) 사이에 산화막(17)을 형성한다. 또한, 질화막(19)내의 질소와 결합되지 않은 실리콘을 산화시킨다. 산화막(21)의 유효 두께는 2 nm 또는 그 이상이 되도록 형성된다. 또한 산화 처리에 의해 유전체막(23)을 결정화시킨다. 마지막으로, 상부 전극(25)을 형성하여, 커패시터를 완성한다.

Description

아날로그 회로용의 커패시터 및 그것의 제조 방법{CAPACITOR FOR ANALOG CIRCUIT, AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 집적 회로에 사용되는 커패시터와 그 제조 방법에 관한 것이다. 특히, 아날로그 회로에 사용되는 대용량과 고전압 내성을 지니는 커패시터에 관한 것이다.
반도체 장치에 사용되는 커패시터로 DRAM(Dynamic Random Access Memory)에 사용되는 커패시터가 잘 알려져 있다.
최근 DRAM에는 마이크론 단위의 배선 규칙이 요구되고 있고, 구동 전압이 1.1 V 정도까지 저하되었다. 그리고, 고집적화(고밀도화) 및 저구동전압화가 진행되고 있다. 이러한 기술적 경향에 대응하기 위해, 다양한 구조 및 제조 방법이 제안되었다.
예컨대, 일본 특개평9-121035호에 커패시터 제조 방법이 개시되어 있다. 이 기술에 따르면, 커패시터는 다음과 같은 단계로 제조된다. 먼저 하부 전극(저장 전극)을 형성하고, 산화 탄탈(tantalum oxide)을 하부 전극상에 증착시킨다. 그 후, 웨이퍼를 산소 분위기에서 어닐링하면, 산화 탄탈내의 산소 결함(oxygen vacancy)이 산화 탄탈이 재결정되는 동안에 제거된다. 산화 탄탈의 증착 및 결정화를 여러번 실행한 후에, 상부 전극(공통 전극)을 형성하여, 커패시터의 제조를 완성한다.
또한, 일본 특개평10-74898호에는 커패시터를 제조하기 위한 방법이 개시되어 있다. 이 방법에 따르면, 커패시터는 다음과 같은 단계로 제조된다. 먼저 폴리실리콘으로 구성된 하부 전극을 형성한다. 하부 전극의 표면을 급속 열질화 및 급속 열산화 처리하고, 산화 탄탈을 그 표면에 증착한다. 웨이퍼를 산소 분위기에서 어닐링하면 산화 탄탈이 재결정되는 동안 산소의 결함이 제거된다. 질화 티타늄 등으로 구성된 확산방지막을 상기 표면상에 형성한다. 마지막으로, 상부 전극을 형성하여, 커패시터의 제조를 완성한다.
일본 특개평11-135756호에 개시된 또 다른 방법은 커패시터를 제조하기 위한 다음과 같은 단계를 설명하고 있다. 우선 도핑된 폴리실리콘으로 구성된 하부 전극을 형성한다. 그 후, 하부 전극을 질화시키고, 산화 탄탈을 질화된 하부 전극상에 증착시킨다. 웨이퍼를 산화 분위기에서 어닐링하고, 습식 산화 및 건식 산화 처리를 행하여 산화 탄탈을 결정화시킨다. 질화 티타늄 등으로 구성된 확산방지막을 상기 표면상에 형성한다. 마지막으로, 상부 전극을 형성하여, 커패시터의 제조를 완성한다. 이러한 방법에 따라, 질화막은 습식 및 건식 산화 단계 동안 산화 장벽의 역할을 하여, 하부 전극의 산화를 방지한다.
DRAM 이외에도 커패시터는 음향(오디오) 회로, 고주파 회로, 전원 회로 등의 아날로그 회로에 사용된다. 아날로그 회로 분야에서는, 구동 전압이 3.3 V ∼ 15 V 또는 그 이상인 대용량의 커패시터가 필요하다. 그러나, DRAM 커패시터 제조 기술을 그대로 대용량 및 고전압 커패시터를 제조하는데 사용하는 것은 적절하지 않다. 예컨대, DRAM에 적합한 두께를 지니는 산화 탄탈막에 대하여 최대 허용 가능한 전압은 대략적으로 1.2 V이다. 그것은 더 높은 전압이 인가되면 터널 전류에 크게 영향을 미치게 되기 때문이다. 더 두꺼운 산화 탄탈막은 허용 가능한 전압을 대략 3 V 까지밖에 끌어올리지 못한다. 왜냐하면 산화 탄탈막이 산화되고 결정화된다고 하더라도 산소 결함이 산화 탄탈막에 남아있기 때문이다. 또한, 산화 탄탈막이 두꺼워질수록, 결함은 더 쉽게 나타난다. 따라서, 두꺼운 탄탈막을 필요로 하는 아날로그 회로의 경우, 산소 결함없이 두꺼운 산화 탄탈막을 형성하는 것은 어렵다.
상기 내용을 고려하여, 유전체막을 이용하여 대용량과 우수한 고전압 내성을 갖는 커패시터 및 그러한 커패시터의 제조 방법이 필요하게 되었다.
본 발명은 상기 사항을 고려하여 이루어진 발명으로, 본 발명의 목적은 대용량 및 우수한 고전압 내성을 갖고 있는 커패시터와, 그러한 커패시터의 제조 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 아날로그 회로에 알맞는 적절한 커패시터와, 그러한 커패시터의 제조 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 아날로그 회로에 3.3 V 또는 그 이상의 전압에 견디는 유전체막을 사용하는 대용량의 커패시터와, 그러한 커패시터를 제조하기 위한 방법을 제공하는 것이다.
아날로그 회로용의 커패시터를 제조하기 위한 방법은 제1 전극으로 되는 반도체층(15)을 형성하는 단계와, 상기 반도체층(15)의 표면에 질화막(19)을 형성하는 단계와, 상기 질화막(19)상에 유전체막(23)을 형성하는 단계와, 상기 유전체막(23)을 통하여 상기 반도체층(15)을 산화시킴으로써, 상기 질화막(19)과 상기 유전체막(23) 사이에 제1 산화막(21)을 형성하는 단계와, 상기 유전체막(23) 상에 상기 제1 전극(15)에 대향하는 제2 전극(25)을 형성하는 단계를 포함한다.
삭제
도 1은 본 발명의 실시예에 따른 커패시터의 구조를 도시하는 단면도.
도 2A 및 2B는 도 1에 도시된 커패시터의 제조 과정을 설명하기 위한 도면.
도 3A 및 3B는 도 1에 도시된 커패시터의 제조 과정을 설명하기 위한 도면.
도 4A 및 4B는 도 1에 도시된 커패시터의 제조 과정을 설명하기 위한 도면.
도 5A 및 5B는 도 1에 도시된 커패시터의 제조 과정을 설명하기 위한 도면.
도 6은 금속 산화막을 형성하기 위한 장치의 구조를 도시하는 도면.
도 7은 습식 산화 장치의 구조를 도시하는 도면.
도 8은 건식 산화 처리시 형성된 커패시터에 인가된 전압과 누설 전류 밀도 사이의 관계를 도시하는 그래프.
도 9는 습식 산화 처리시 형성된 커패시터에 인가된 전압과 누설 전류 밀도 사이의 관계를 도시하는 그래프.
도 10은 유전체막의 두께와 누설 전류 밀도 사이의 관계를 도시하는 도면.
도 11은 산화막의 유효 두께와 누설 전류 밀도 사이의 관계를 도시하는 도면.
본 발명의 실시예에 따른 커패시터 및 커패시터의 제조 방법은 도 1 내지 도 12 를 참조하여 이하에서 설명될 것이다.
도 1은 본 발명의 실시예에 따른 커패시터의 구조를 도시하는 단면도이다.
도 1에 도시된 바와 같이, 커패시터는 반도체 기판(11)과, 반도체 기판(11) 상에 형성된 제1 층간막(interlayer; 13)과, 제1 층간막(13) 상에 형성된 하부 전극(15)과, 하부 전극(15) 상에 형성된 산화막(17)과, 산화막(17) 상에 형성된 질화막(19)과, 질화막(19) 상에 형성된 또 다른 산화막(21)과, 산화막(21) 상에 형성된 유전체막(23)과, 유전체막(23) 상에 형성된 상부 전극(25)과, 제2의 층간막(27)과, 하부 전극(15) 및 상부 전극(25)에 각각 결합된 인출 전극(29, 31)을 구비하고 있다.
반도체 기판(11)은 예컨대, 복수의 확산 영역이 형성된 단결정 실리콘 기판으로 구성되어 있다.
제1 층간막(13)은 예컨대, BPSG(Boro-Phospho Silicate Glass)막 등과 같은 절연막으로 구성되어 있다. 층간막(13)은 반도체 기판에 형성된 회로 구조와 반도체 기판(11)을 절연시키고, 반도체 기판(11)의 표면을 평평하게 한다.
하부 전극(15)은 제1 층간막(13) 상에 형성되고, p형 또는 n형의 불순물, 예컨대 인이 첨가된 폴리실리콘(D-Si; doped-polysilicon)막으로 구성된다.
산화막(17)은 유전체막(23) 및 질화막(19)을 통하여 습식 산화 처리에 의해 하부 전극(15)의 표면상에 형성된다.
질화막(19)은 하부 전극(15)을 질소나 암모니아 등과 같은 질소 분위기에서 고속 열질화, 즉 RTN(Rapid Thermal Nitridation)으로 질화하여 형성되고, 0.5 ∼ 2.0 nm의 두께를 갖는 실리콘 질화막이다. 질화막(19)은 상부 전극(25)으로부터 하부 전극(15)을 절연시켜, 하부 전극(15)과 유전체막(23)이 직접 접촉하여 화학 반응이 일어나는 것을 방지하고 하부 전극(15)으로 불순물이 확산되는 것을 방지한다.
산화막(21)은 유전체막(23)을 통하여 질화막(19)의 표면을 습식 산화 처리하여 형성된다.
산화막(17, 21)은 산화막(17, 21)의 두께의 합과, 위에 설명한 질화막(19)의 두께를 그 질화막의 고전압 내성과 동일한 고전압 내성을 지니는 산화막으로 치환한 경우의 가상 산화막 두께를 더한 합이 2 nm 또는 그 이상이 되도록 형성된다.
유전체막(23)은 산화막 및 질화막보다 유전율이 높은 재료, 예컨대 대략 15 ∼ 60 nm(바람직하게는, 30 ∼ 50 nm)의 두께를 갖는 산화 탄탈막(Ta2O5)으로 구성되고, 이 유전체막(23)은 대용량의 커패시터를 제조하는데 도움이 된다.
상부 전극(25)은 두께가 대략 70 ∼ 120 nm인 질화 티탄막(TiN)으로 구성되어 있다. 상부 전극(25)은 하부 전극(15)과 함께 한쌍의 대향 전극을 형성한다.
제2 층간막(27)은 산화 실리콘막으로 구성되어 전체 커패시터를 보호한다.
인출 전극(29, 31)은 각각 하부 전극(15) 및 상부 전극(25)에 결합되고, 하부 전극(15)과 상부 전극(25)을 각각 제2 층간막(27)의 표면으로 인출하여 다른 회로와 결합시킨다.
위와 같이 구조의 커패시터를 제조하기 위한 단계는 아래와 같다.
소정의 회로 요소(확산층 등)가 형성된 반도체 기판(11)상에, 상압(常壓) 열 CVD 등을 사용하여 BPSG(Boro-Phospho Silicate Glass)를 증착시켜, 도 2A에 도시된 바와 같이 제1 층간막(13)을 형성한다.
제1 층간막(13)이 형성된 후에, 감압(減壓) CVD 등을 사용하여 제1 층간막(13) 상에 인(P)과 같은 불순물이 첨가된 도핑-폴리실리콘(D-Si)을 증착시킨다. 이와 같이 형성된 폴리실리콘 막은 패터닝 처리되어 도 2B에 도시된 바와 같이 하부 전극(15)을 형성한다.
하부 전극(15)의 표면을 질화 처리하여 대략 1.5 ∼ 2.5 nm(바람직하게는, 2 nm 정도)의 두께를 갖는 질화 실리콘층(Si3N4; 41)을 도 3A에 도시된 바와 같이 형성한다. 이 실리콘 질화막(41)의 형성은 예컨대, 배치(batch) 방식의 급속 열질화 장치를 사용하여 16 KPa(120 Torr)의 감압 하에서 암모니아 가스(NH3)를 2,000 sccm 정도 흐르게 하고, 웨이퍼를 대략 750 ∼ 850 ℃(바람직하게는, 800 ℃ 정도)로 급속 가열하여, 40 ∼ 80 분(바람직하게는, 60 분 정도) 동안 유지시킴으로써 하부 전극(15)의 표면을 질화시키는 것으로 이루어진다.
그 후, 도 6에 도시된 금속 산화막 형성 장치(61)를 사용하여, 산화 탄탈막(43)을 도 3B에 도시된 바와 같이, 실리콘 질화막(41)이 형성된 웨이퍼 상에 형성한다.
금속 산화막 형성 장치(61)는 도 6에 도시된 바와 같이, 카세트 쳄버(62, 63)와, 증착(deposition) 장치(64, 67), 열처리 장치(65, 66)와, 전송실(68)을 구비하고 있고, 그것 모두는 집중식으로 배치되어 있다.
게이트(G7, G8)를 갖는 카세트 쳄버(62, 63)는 한다발의 반도체 웨이퍼를 수용할 수 있는 카세트(C)를 보유하고 있다.
증착 장치(64, 67)는 비정질의 산화 탄탈막 등과 같은 비정질의 금속 산화막을 형성한다. 막을 형성하기 위해, 증착 장치(64, 67)는 팬테쏙시(pentaethoxy) 탄탈(Ta(OC2H5)5)등과 같은 액상의 금속 알콕사이드(alkoxide)를 예컨대 He 가스로 버블링하여 공급하고, 그 공급 가스와 산화성 가스인 O2 등의 혼합 가스를 이용한 열 CVD 기술로 막을 형성한다. 동일 구조의 증착 장치를 2대 설치한 이유는 처리량을 향상시키기 위한 것이다.
열처리 장치(65, 66)는 비정질의 금속 산화층을 노출시켜 산소 원자를 활성화시키고 금속 산화층을 변경시킨다. 열처리 장치는 변경 처리 및 결정화 처리를 선택적으로 또는 동시에 실행한다. 변경 처리 동안에, 열처리 장치(65, 66)는 가열 히터가 내장된 재치대에 배치된 웨이퍼의 표면을 활성 산소 원자에 노출시켜, 웨이퍼 표면에 형성된 금속 산화막을 변경시킨다. 결정화 처리 동안에, 변경된 금속 산화막은 결정화된다. 변경 처리에 적당한 활성 산소 원자로는 열처리 장치(65, 66)에 주입되거나 또는 거기에서 생성되는 오존(O3)이 될 수 있다.
전송실(68)은 게이트(G1 ∼ G6)를 통해서 카세트 쳄버(62, 63)와, 증착 장치(64, 67)와, 열처리 장치(65, 66)를 연결시킨다. 전송실(68)은 웨이퍼를 전송하기 위해 회전하고, 접거나 펴지는 가요성 멀티 조인트 암(69)이 장착되어 있다.
이와 같이 구성된 카세트 쳄버(62, 63) 및 증착 장치(64, 67)는 N2 가스 등과 같은 비활성 가스를 그것들에 주입시키는 가스 주입 장치와, 그것들을 진공시키는 진공 시스템을 장착하고 있다. 그러한 시스템들은 개별적으로 제어된다.
상기 설명된 금속 산화막 형성 장치(61)를 이용하는 산화 탄탈막을 형성하기 위한 처리는 이하에서 설명될 것이다.
첫째로, 도 3A에 도시된 상태를 각각 나타내고 있는 복수개의 웨이퍼(W)를 보유하고 있는 카세트(C)는 카세트 쳄버(62)로 반입된다. 그 후, 쳄버(62)는 게이트(G7)가 닫힌 후에 N2 가스로 채워지고, 쳄버(62)는 진공 상태가 된다.
암(69)은 열린 게이트(G1)를 통해 카세트(C)로부터 웨이퍼(W) 중의 하나를 픽업하여, 진공 상태인 전송실(68)로 그것을 반입한다.
그 후, 웨이퍼(W)는 게이트(G6)를 통해 진공 상태인 증착 장치(67)로 반입된다.
웨이퍼(W)가 증착 장치(67)로 반입된 후에, 액상의 금속 알콕사이드 (Ta(OC2H5)5 는 He 가스에 의해 버블링되어 공급함과 동시에 증착 장치(67)로 주입되고, 또한 O2 등과 같은 산화성 가스도 공급한다. 예컨대, 금속 알콕사이드의 공급량은 예컨대 수 mg/min 정도이다. 이러한 처리를 위해, 처리 압력은 대략 26 ∼ 39 Pa(0.2 ∼ 0.3 Torr)이고, 처리 온도는 250 ∼ 450 ℃ 정도이다.
이러한 처리에 의해, 산화 탄탈을 반도체 기판(11) 상에 증착하여, 산화 탄탈막(43)이 형성된다. 유기 물질이 이러한 처리에 이용되기 때문에, 산화 탄탈막(43)은 유기의 불순물로 오염된다. 그리고 산화 탄탈막(43)은 비정질 상태가 된다.
막 형성 처리 후에, 암(69)은 웨이퍼(W)를 증착 장치(67)로부터 픽업하여, 그것을 열린 게이트(G5)를 통해 진공 상태인 열처리 장치(66)로 반입한다. 웨이퍼(W)는 비정질의 산화 탄탈막(43)을 변경시키기 위하여 변경 처리된다.
변경 처리에서, 오존이 열처리 장치(66)로 주입될 때, 자외 방사선이 웨이퍼(W) 상으로 조사된다. 오존은 자외 방사선에 의해 활성화되어, 대량의 활성 산소 원자가 생성된다. 그러한 활성 산소 원자는 산화 탄탈막(43)내의 유기 불순물을 웨이퍼 표면 상에서 산화시킨다. 또한 유기불순물의 C-C 결합이 자외 방사선 에너지에 의해 분열된다. 그 결과, 유기 불순물은 산화 탄탈막(43)으로부터 제거된다. 변경 처리하는데 바람직한 조건은 자외 방사선이 예컨대, 185 nm 및 254 nm의 파장을 갖고, 처리 압력은 대략 133 Pa ∼ 80 kPa(1 ∼ 600 Torr) 정도이고, 처리 온도는 산화 탄탈의 결정화 온도인 700 ℃보다 낮은 320 ∼ 700 ℃ 의 범위에 있을 때이다. 만약 처리 온도가 320 ℃ 보다 낮다면, 전기적인 강도는 충분치 않다. 또한, 만약 처리 온도가 700 ℃를 초과한다면, 산화 탄탈막(43)의 결정화가 일어나기 때문에 변경 처리를 행하는데 방해가 된다.
산화 탄탈막(43)의 변경 처리 후에, 암(69)은 열처리 장치(66)로부터 웨이퍼(W)를 픽업하여, 그것을 제2 카세트 쳄버(63)내의 카세트(C) 상에 세트한다.
상기 처리가 카세트(C)내의 모든 웨이퍼(W)에 수행된 후에, 카세트(C)는 제2 카세트 쳄버(63)로부터 반출된다.
그 후, 산화 탄탈막(43)의 형성이 종결된 후에, 도 7에 도시된 습식 산화 장치(71)를 이용함으로써 습식 산화가 실행된다.
도 7에 도시된 습식 산화 장치(71)는 동심원 상에 배치된 내부관(72a) 및 천정을 지니는 외부관(72b)을 구비하고 있는 2-중관 구조의 반응관(72)을 포함하고 있다.
습식의 산화 장치(71)는 반응관(72) 주변에 히터(73)를 장착하고 있다.
매니폴드(manifold)(74)는 외부관(72b)의 하부에서 반응관(72)에 기밀(氣密)적으로 결합되어 있다. 매니폴드(74)는 스테인레스강으로 구성되어 있고, 하부에 개구를 가지고 있다.
복수개의 가스 공급관(80)은 매니폴드(74)의 원주 방향으로 배치된다. 연소기(81)는 도 7에 도시된 바와 같이 가스 공급관(80) 중의 하나의 가스 공급관에 결합된다. 연소기(81)는 H2 가스와 O2 가스 사이의 연소 반응(또는 촉매 반응)에 의해 증기를 발생시킨다.
비활성 가스 공급관(82)은 연소기(81)에 결합된 가스 공급관(80)에 결합된다. 비활성 가스 공급관(82)은 밸브(VB4)를 장착하고 있고, N2 가스 등과 같은 비활성 가스는 생성된 증기를 희석시키기 위해 밸브(VB4) 및 비활성 가스 공급관(82)을 통해 공급된다.
매니폴드(74)의 하부 개구는 덮개(75)가 기밀적으로 설치되어 있다. 덮개(75) 위에는 열절연체(76)가 설치되고, 그 위의 웨이퍼 보트를 수용한다. 보트 엘리베이터(도시되지 않음)는 덮개(75)를 들어올린다.
매니폴드(74)는 밸브(VB3)를 경유하여 진공 펌프(VP)에 이어지는 배기관(79)에 결합된 배기구(78)를 가지고 있다.
습식 산화 장치(71)에 의한 산화의 제1 단계로서, 웨이퍼 보트 상에서 도 3B에 도시된 상태의 웨이퍼(W)를 반응관(72)으로 반입하고, 덮개(75)에 의하여 매니폴드(74)의 개구를 닫는다.
그 후, 반응관(72)의 내부는 온도가 예컨대, 100 ℃/min 의 상승 속도로 850 ℃까지 되도록 가열된다.
반응관(72) 내부 온도가 850 ℃의 처리 온도에 도달할 때, 반응관(72)의 내부 압력은 압력이 대기압하에서 예컨대, 대략 5 mm H20 ∼ 10 mm H20 이 되도록 제어된다. 이러한 조건하에서, 웨이퍼(W)의 온도를 일정하게 하기 위해 회복 처리가 실행된다.
그 후, H2 가스 및 O2 가스는 연소기(81)에 주입되어 그것들을 연소시켜, 생성된 증기를 반응관(72)에 공급하고 개방된 밸브(VB4)를 통해 공급된 N2 가스에 의해 증기를 희석시킨다.
증기에 의한 산화 처리, 즉 습식 산화는 건식 산화에 비하여 산화력이 강하고, 산화 탄탈막(43)을 통하여 실리콘 질화막(41)내의 질화되지 않은 실리콘 원자를 산화시킴과 동시에 하부 전극(15)의 표면을 산화시키고, 실리콘 질화막(41)의 표면도 산화시킨다. 그 결과, 얇은 산화 실리콘막(45)이 하부 전극(15)과 실리콘 질화막(41)(바꿔 말하면, 하부 전극(15)의 표면 상에서) 사이에 형성되고, 다른 얇은 산화 실리콘막(47)이 실리콘 질화막(41)과 산화 탄탈막(43) 사이에 형성된다. 또한, 실리콘 질화막(41)은 전부 또는 일부가 산질화막(oxinitride)으로 변경된다.
산화 처리 동안에, 산소 부족에 의해 발생된 산소 결함(vacancy)는 감소되고, 산화 탄탈막(43)은 재결정화된다.
산화 처리가 진행되어, 하부 전극(15)과 산화 탄탈막(43) 사이의 산화막의 유효 두께가 2 nm 와 동일하거나 또는 2 nm 보다 크게 된다. 즉, 상기 처리가 실행되어, 산화 실리콘막(45, 47)의 두께의 합과, 실리콘 질화막(41)의 두께를 그 실리콘 산화막의 고전압 내성과 동일한 고전압 내성을 지니는 산화막으로 치환한 경우의 가상 산화막의 두께를 더한 합은 2 nm 또는 그 이상이다. 그러나, 산화막의 두께가 만약에 더 크다면, 커패시터의 용량은 산화막이 낮은 유전 상수를 갖기 때문에 예상보다 더욱 작아질 것이다. 산화막의 유효 두께는 산화 탄탈막(43)의 두께의 1/2 또는 그 이하(바람직하게는, 그것의 1/10 또는 그 이하)인 대략 2 ∼ 4 nm 이다.
산화 처리가 종료되면, 연소기(81)로의 H2 가스와 O2 가스의 공급은 정지되고, 밸브(VB4)를 열어 반응관(72)에 질소 가스를 대기압까지 충전한다. 그 후, 웨이퍼 보트(77)를 반응관(72)으로부터 반출한다.
반출된 웨이퍼(W)는 예컨대, 스퍼터 장치로 운송되어, 도 4B에 도시된 바와 같이 각각의 웨이퍼(W) 상으로 TiN 막(49)을 증착시킨다. 증착된 TiN 막(49)의 두께는 대략 100 nm 이다.
그 후, TiN 막(49), 산화 탄탈막(43), 산화 실리콘막(47), 실리콘 질화막(41) 및 산화 실리콘막(45)은 순서대로 패터닝 처리되어, 도 5A에 도시된 구조가 형성된다.
SiO2 가 웨이퍼(W)의 전체의 표면상으로 증착되어, 제2의 층간막(27)이 형성된다. 그 후, 컨택트 홀을 도 5B에 도시된 바와 같이 제2의 층간막(27)에 형성한다. 마지막으로, 인출 전극(29, 31)을 형성하여, 도 1에 도시된 구조를 갖는 아날로그 회로용의 반도체 커패시터가 완성된다.
상기 설명된 구조에 의해, 유전율이 높은 산화 탄탈로 구성된 유전체막(23)이 상부 전극(25)과 하부 전극(15) 사이에 형성되기 때문에, 동일 소자 크기의 종래의 아날로그 회로용 커패시터보다 큰 용량을 얻을 수 있다.
또한, 하부 전극(15)과 유전체막(23) 사이의 산화막 전체의 유효 두께가 2 nm 또는 2 nm 이상이 되도록 형성되기 때문에, 누설 전류가 억제되고, 우수한 고전압 내성을 얻을 수 있다.
본 발명의 일실시예가 이하 설명된다.
도 8은 실리콘 질화막(41)이 1.5 nm의 두께로 형성되고 산화 탄탈막(43)은 30 nm의 두께로 실리콘 질화막(41) 상에 형성되는 커패시터의 고전압 특성을 도시하는 그래프이고, 그것들은 제조 처리 동안에 산소 분위기 상태에서 습기가 없는 건식 산화 처리된다.
도 8에 도시된 바와 같이, 하부 전극(15)과 상부 전극(25) 사이의 전류(누설 전류) 밀도는 기준 전압이 하부 전극(15)의 전압으로 설정되는 동안에 대략 +5 V 또는 -5 V의 전압이 상부 전극(25)에 인가될 때 급격히 증가한다.
즉, 하부 전극(15)과 상부 전극(25) 사이에 인가된 전압이 +5 V 또는 -5 V 이거나 또는 +5 V 또는 -5 V 이상일 때 절연 파괴가 발생하여, 커패시터가 파괴된다. 즉, 커패시터는 그것의 고전압 내성이 너무 낮기 때문에 아날로그 회로에 사용하면 견디기 어렵다.
도 9는 제조 처리 동안에 습식 산화에 의해 형성된, 1.5 nm의 두께를 갖는 질화막(19)과 30 nm의 두께를 갖는 유전체막(23)을 가지고 있는 커패시터의 고전압 특성을 도시하는 그래프이다.
도 9에 도시된 바와 같이, 기준 전압이 하부 전극(15)에서의 전압으로 설정되는 동안에 -6 V ∼ +6 V 범위내의 전압이 상부 전극(25)에 인가될 지라도, 전류 밀도의 급격한 증가가 나타나지 않아, 절연파괴가 발생하지는 않는다. 또한, 누설 전류 밀도는 매우 적다(최대의 누설 전류 밀도: 1 ×10-7 A/cm2). 즉, 우수한 고전압 내성을 갖고 있기 때문에 상기 커패시터는 아날로그 회로 사용에 적절하다.
누설 전류와 유전체막(23)의 두께 및 산화막의 유효 두께 사이의 관계가 조사된다. 조사를 위해, 2 그룹으로 분류된 6 개의 다른 커패시터가 준비된다. 제1 의 그룹은 두께가 30 nm인 Ta2O5 막을 각각 가지고 있는 제1 ∼ 제3 커패시터(S1 ∼ S3)를 구비하고 있다. 상기 커패시터는 습식 산화 상태에서 각기 다른 조건으로 형성된다. 제2 그룹은 두께가 40 nm인 Ta2O5 막을 각각 가지고 있는 제4 ∼ 제6 커패시터(S4 ∼ S6)를 구비하고 있다. 또한, 제2 그룹의 커패시터는 습식 산화 상태에서 제1 그룹에 제공된 조건과 동일한 조건으로 형성된다.
누설 전류 밀도가 1 ×10-8 A/cm2 일 때 6 개의 커패시터(S1 ∼S6)의 각각에서 하부 전극(15)과 상부 전극(25) 사이의 전압(VC)을 찾기 위한 시험이 실행된다.
도 10은 실험 결과를 도시하고 있다. 전압(VC)이 습식 산화를 위한 동일한 조건에서 Ta2O5 막(30 nm 또는 40 nm)의 두께에 의존하지 않는다는 점이 도 10으로부터 분명하다. 즉, 유전체막(23)의 두께는 고전압 특성 또는 누설 전류 특성에 크게 영향을 주지는 못한다.
그 후, 커패시터(S1 ∼ S6)의 각각에서의 산화막의 유효 두께(Toeff)를 얻는다. 산화막(Toeff)의 유효 두께는 상부 전극(25) 및 하부 전극(15)과 유전체막(23)의 두께 사이의 정전 용량을 기초로 하여 계산된다. 즉, 산화막의 유효 두께(Toeff)는 산화막(17, 21)의 두께의 합과, 질화막(19)의 두께를 그 질화막의 고전압 내성과 동일한 고전압 내성을 지니는 산화막으로 치환한 경우의 가상 산화막의 두께를 더한 합에 해당한다.
도 11은 산화막의 유효 두께와, 누설 전류 밀도가 1 ×10-8 A/cm2 일 때의 전압(VC) 사이의 관계를 도시하고 있다. 산화막(산화 실리콘막)의 유효 두께(Toeff)가 유전체막(23)의 두께와는 관계없이, 2 nm와 동일하거나 또는 2 nm 이상일 때 전압(VC)이 5 V를 초과한다는 점이 도 11로부터 분명해진다. 그러나, 전압(VC)은 산화 실리콘막의 두께가 2 nm보다 작을 때 대략 3 V를 나타내고 있다. 이것은 아날로그 회로 사용에는 부적절한 특성이다.
도 10 및 도 11에 따라, 아날로그 회로용의 커패시터는 유전체막(23)의 두께에 의존하는, 적어도 2nm 또는 그 이상의 유효 두께를 갖는 산화 실리콘막을 필요로 한다.
또한, 실시예에 따른 상기 설명은 유전체막을 형성하는 단계와, 2 nm 또는 그 이상의 유효 두께를 갖고 있는 산화막을 형성하기 위한 습식 산화는 아날로그 회로에 적절한 우수한 고전압 내성을 갖고 있는 대용량의 커패시터를 제공할 수 있다.
상기 내용과 다른 다양한 변경 또는 실시예가 본 발명에 적용 가능하다.
예컨대, 상기 설명된 실시예는 단일 방식의 웨이퍼 처리와 배치 방식의 웨이퍼 처리를 결합한 방식에도 이용할 수 있다. 더욱 정확하게, 단일 방식의 웨이퍼 처리는 질화막의 형성 및 산화 처리에 적용 가능하고, 배치 방식의 웨이퍼 처리는 유전체막의 형성에 적용 가능하다. 즉, 단일 웨이퍼 처리 및 배치 처리는 전체의 처리에 적용 가능하다.
상기 설명된 실시예에서, 습식 산화 장치(71)는 산화 탄탈막에 대한 결정화 처리와 습식 산화 처리 모두를 실행한다. 습식 산화 장치(71) 대신에, 금속 산화 막 형성 장치(61)는 단일 웨이퍼 처리로 단지 산화 탄탈막 형성 처리만을 실행시킬 수 있고, 습식 산화 장치(71)는 습식 산화 처리와, 배치 처리로 산화 탄탈막에 대한 변경 및 결정화 처리를 실행시킬 수 있다.
산화막(17)은 상부 전극(25)과 하부 전극(15) 사이의 고전압 특성을 개선하기 위해 질화막(19)과 하부 전극(15) 사이에서 완전히 형성되는 것이 바람직하다. 산화막(17)이 부분적으로 형성되는 경우에 적용 가능하다. 예컨대, 질화막(19)이 충분한 고전압 특성을 가지고 있는 경우이다. 이러한 경우에, 하부 전극(15)의 표면은 질화막(19)(크랙크 또는 얇아진 영역) 등의 약해진 영역을 통해 산화될 수 있다. 질화막(19)이 고전압 내성이 약한 그러한 영역을 가지고 있을지라도, 부분적으로 형성된 산화막(17)은 그러한 영역을 보상한다. 그 결과, 누설 전류를 감소시킴으로써 바람직한 고전압 내성을 나타낸다.
상기 설명된 실시예는 산화를 위한 습식 산화 기술을 이용한다. 본 발명은 바람직한 결과가 활용 가능한 다른 산화 기술을 이용할 수 있다. 예컨대, 이하의 조건이 적용될 수 있다: 분위기 가스로 N2O를 사용하여 500 ∼ 800 ℃ 정도로 가열하고, 10 ∼ 60 분 정도 산화 처리를 행할 수 있고, 분위기 가스로 오존(O3) 또는 NO 를 사용할 수 있다. 그러나, 그 결과로서 상기 조건으로 제조된 커패시터는 습식 산화에 의해 제조된 커패시터보다 더욱 큰 누설 전류와 조악한 고전압 특성을 가질 수 있다. 따라서, 습식 산화는 바람직한 성능을 나타내는 커패시터를 제조하기 위한 가장 적절한 방법이다.
예컨대, 도 1에 도시된 커패시터의 구조 대신에, 상부 전극(25)은 알루미늄, 구리, 텅스텐 등으로 구성되어 있는 금속 전극일 수 있다. 그러나, 만약 그러한 물질이 이용된다면, 커패시터는 유전체막(23)과 상부 전극(25) 사이에 방호막이 갖추어져 있어야 할 것이다.
산화 탄탈 대신에, 유전체막(23)은 BST(Barium Oxide, Strontium Oxide, Titanium Oxide Alloy)등을 이용할 수 있다.
실리콘 질화막(41)을 형성하기 위한 급속 열질화(RTN) 대신에, 이하의 단계가 적용될 수 있다. 예컨대, 열 또는 플라즈마 CVD는 질화 실리콘을 도 2B에 도시된 구조체로 증착시켜 질화막을 형성할 수 있다. 또한, CVD 및 열의 질화의 결합이 적용될 수 있다. 일반적으로, 열질화는 보다 높은 밀도를 갖는 고질의 질화막의 형성에 있어서 CVD 이상으로 유용하다. 따라서, 열질화는 보다 나은 고전압 특성 및 보다 작은 누설 전류를 갖는 커패시터가 필요한 경우에 적절하다.
배치 방식 대신에, 질화막을 단일 웨이퍼 방식으로 형성될 수 있다.
또한, 이하의 단계는 도 1에 도시된 커패시터의 구조를 형성하는 데 적용될 수 있다. 예컨대, SiO2 막은 급속 열산화(RTO)에 의해 또는 CVD에 의한 증착에 의해 하부 전극(15)의 표면상에 형성된다. 그 후, RTN 또는 CVD는 질화막(또는 산질화막)(oxinitride film)을 형성하도록 실행되고, SiO2 막 및 유전체막이 그 후 형성된다. 그러나, 이러한 방법은 상기 설명된 실시예 이상의 많은 단계를 필요로 하여, 제조의 효율성은 뛰어나지 않다. 또한, 그 결과로서 커패시터는 습식 산화가 이용되는 경우보다 더욱 큰 누설 전류 및 약간 떨어지는 고전압 특성을 나타낸다. 따라서, 상기 실시예에서 설명된 방법이 더욱 바람직한 방법이다.

Claims (17)

  1. 제1 전극으로 되는 반도체층(15)을 형성하는 단계와,
    상기 반도체층(15)의 표면에 질화막(19)을 형성하는 단계와,
    상기 질화막(19)상에 유전체막(23)을 형성하는 단계와,
    상기 유전체막(23)을 통하여 상기 반도체층(15)을 산화시킴으로써, 상기 질화막(19)과 상기 유전체막(23) 사이에 제1 산화막(21)을 형성하는 단계와,
    상기 유전체막(23) 상에 상기 제1 전극(15)에 대향하는 제2 전극(25)을 형성하는 단계를 포함하는데,
    상기 유전체막(23) 형성 단계는 15 ∼ 60 nm 범위의 두께를 지니는 산화 탄탈막을 형성하는 단계를 포함하고,
    상기 제1 산화막(21) 형성 단계는 유효 두께가 2 nm ~ 4 nm 인 두께를 지니는 산화막을 형성하는 단계를 포함하는 것인 산화 탄탈 유전체막을 지니는 회로 소자용 커패시터 제조 방법.
  2. 제1항에 있어서, 상기 제1 산화막(21) 형성 단계는, 상기 유전체막(23) 및 상기 질화막(19)을 통하여 상기 반도체층(15)을 산화시킴으로써, 상기 질화막(19)과 상기 반도체층(15) 사이에 제2 산화막(17)을 형성하는 단계를 포함하는 것인 산화 탄탈 유전체막을 지니는 회로 소자용 커패시터 제조 방법.
  3. 삭제
  4. 제1항에 있어서,
    상기 제1 전극(15) 형성 단계는 불순물이 첨가된 실리콘층을 형성하는 단계를 포함하고,
    상기 제1 산화막(21) 형성 단계는 산소 분위기에서 가열하는 단계를 포함하는 것인 산화 탄탈 유전체막을 지니는 회로 소자용 커패시터 제조 방법.
  5. 제1항에 있어서, 상기 제1 산화막(21) 형성 단계는 상기 질화막(19)을 산화시킴으로써 상기 질화막(19)의 적어도 일부를 산질화막 또는 산화막으로 변경시키는 단계를 포함하는 것인 산화 탄탈 유전체막을 지니는 회로 소자용 커패시터 제조 방법.
  6. 제1항에 있어서, 상기 질화막(19) 형성 단계는 질소 분위기에서 상기 반도체층(15)의 표면을 급속 가열함으로써 상기 반도체층(15)의 표면을 질화시키는 단계를 포함하는 것인 산화 탄탈 유전체막을 지니는 회로 소자용 커패시터 제조 방법.
  7. 제1항에 있어서, 상기 제1 산화막(21) 형성 단계는 산화력이 강한 분위기에서 가열하는 단계를 포함하는 것인 산화 탄탈 유전체막을 지니는 회로 소자용 커패시터 제조 방법.
  8. 제1항에 있어서, 상기 제1 산화막(21) 형성 단계는 습식 산화에 의한 산화 처리를 행하는 단계를 포함하는 것인 산화 탄탈 유전체막을 지니는 회로 소자용 커패시터 제조 방법.
  9. 제1항에 있어서, 상기 제1 산화막(21) 형성 단계는 상기 유전체막(23)을 가열하는 동안 상기 유전체막(23)에 산소를 공급함으로써 상기 유전체막(23)을 재결정화하는 단계를 포함하는 것인 산화 탄탈 유전체막을 지니는 회로 소자용 커패시터 제조방법.
  10. 삭제
  11. 삭제
  12. 반도체층으로 형성된 제1 전극(15)과,
    상기 제1 전극(15)상에 형성된 제1 산화막(17)과,
    상기 제1 산화막(17)상에 형성된 질화막(19)과,
    상기 질화막(19)상에 형성된 제2 산화막(21)과,
    상기 제2 산화막(21)상에 형성된 유전체막(23)과,
    상기 유전체막(23)상에 형성되고, 상기 제1 전극(15)에 대향하는 제2 전극(25)을 포함하고,
    상기 제1 및 제2 산화막(17, 21)은 상기 유전체막(23)을 통하여 상기 제1 전극(15)을 산화시킴으로써 형성되고,
    상기 유전체막(23)은 두께가 15 ~ 60 nm 범위의 두께를 지니는 산화 탄탈막을 포함하며,
    상기 제1 및 제2 산화막(17,21)의 두께의 합과, 질화막(19)의 두께를 질화막(19)의 유전 강도와 동일한 유전 강도를 지니는 산화 실리콘막으로 치환한 경우의 가상 산화 실리콘막의 두께의 합이 2 ~ 4 nm 인 것인 산화 탄탈 유전체막을 지니는 회로 소자용 커패시터.
  13. 제12항에 있어서,
    상기 제1 전극(15)은 실리콘으로 형성되고,
    상기 제1 및 제2 산화막(17, 21)은 산화 실리콘으로 형성되고,
    상기 질화막(19)은 질화 실리콘으로 형성되는 것인 산화 탄탈 유전체막을 지니는 회로 소자용 커패시터.
  14. 제12항에 있어서, 상기 질화막(19)이 부분적으로 산화되는 것인 산화 탄탈 유전체막을 지니는 회로 소자용 커패시터.
  15. 삭제
  16. 제12항에 있어서, 상기 제1 및 제2 산화막(17, 21)의 두께의 합과, 질화막(19)의 두께를 질화막(19)의 유전 강도와 동일한 유전 강도를 지니는 산화막으로 치환한 경우의 가상 산화막의 두께의 합이 상기 유전체막(23) 두께의 반 또는 그 이하인 것인 산화 탄탈 유전체막을 지니는 회로 소자용 커패시터.
  17. 삭제
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6750113B2 (en) * 2001-01-17 2004-06-15 International Business Machines Corporation Metal-insulator-metal capacitor in copper
US6717193B2 (en) 2001-10-09 2004-04-06 Koninklijke Philips Electronics N.V. Metal-insulator-metal (MIM) capacitor structure and methods of fabricating same
CN100336226C (zh) * 2001-12-14 2007-09-05 株式会社日立制作所 半导体器件
JP2004152796A (ja) 2002-10-28 2004-05-27 Toshiba Corp 半導体装置及びその製造方法
JP3842745B2 (ja) * 2003-02-28 2006-11-08 株式会社東芝 半導体装置およびその製造方法
JP2005093605A (ja) * 2003-09-16 2005-04-07 Toshiba Corp 半導体装置およびその製造方法
KR100605506B1 (ko) 2004-02-09 2006-07-28 삼성전자주식회사 엠아이엠 아날로그 캐패시터 및 그 제조방법
US7468323B2 (en) * 2004-02-27 2008-12-23 Micron Technology, Inc. Method of forming high aspect ratio structures
JP4679270B2 (ja) * 2005-06-30 2011-04-27 株式会社東芝 半導体装置およびその製造方法
TWI489444B (zh) * 2012-07-17 2015-06-21 Etron Technology Inc 應用於嵌入式顯示埠的動態隨機存取記憶體
JP6988688B2 (ja) 2018-05-21 2022-01-05 株式会社デンソー 半導体装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0046868A2 (en) * 1980-08-29 1982-03-10 International Business Machines Corporation Capacitor structure with dual dielectrics
KR950027992A (ko) * 1994-03-22 1995-10-18 김주용 캐패시터 절연막 형성방법
KR19990032992A (ko) * 1997-10-22 1999-05-15 윤종용 오산화 이탄탈륨 유전체막을 갖는 커패시터 형성방법

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5478765A (en) 1994-05-04 1995-12-26 Regents Of The University Of Texas System Method of making an ultra thin dielectric for electronic devices
JPH10321801A (ja) * 1997-05-19 1998-12-04 Toshiba Corp 半導体装置及び半導体装置の製造方法
GB2326279B (en) * 1997-06-11 2002-07-31 Hyundai Electronics Ind Method of forming a capacitor of a semiconductor device
US6201276B1 (en) * 1998-07-14 2001-03-13 Micron Technology, Inc. Method of fabricating semiconductor devices utilizing in situ passivation of dielectric thin films
US6323098B1 (en) * 1998-09-11 2001-11-27 Mitsubishi Denki Kabushiki Kaisha Manufacturing method of a semiconductor device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0046868A2 (en) * 1980-08-29 1982-03-10 International Business Machines Corporation Capacitor structure with dual dielectrics
KR950027992A (ko) * 1994-03-22 1995-10-18 김주용 캐패시터 절연막 형성방법
KR19990032992A (ko) * 1997-10-22 1999-05-15 윤종용 오산화 이탄탈륨 유전체막을 갖는 커패시터 형성방법

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