KR100553673B1 - 전압 제어 발진 회로 - Google Patents

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Abstract

여기에 개시된 전압 제어 발진 회로는 검출 회로를 포함한다. 상기 검출 회로는 입력 신호의 양의 피크값과 음의 피크값을 동시에 출력하는 제 1 및 제 2 피크 검출 회로를 포함한다.

Description

전압 제어 발진 회로{VOLTAGE CONTROL OSCILLATING CIRCUIT}
도 1은 전압 제어 발진 회로의 블록도;
도 2는 종래 기술에 따른 전압 제어 발진 회로의 검출 회로를 보여주는 회로도;
도 3은 도 2의 검출 회로의 입력 신호 및 검출 레벨을 보여주는 도면;
도 4는 전압 제어 발진 회로의 일부를 보여주는 회로도;
도 5는 본 발명에 따른 전압 제어 발진 회로의 검출 회로를 보여주는 회로도 및;
도 6은 검출 회로의 입력 신호 및 검출 레벨을 보여주는 도면이다.
*도면의 주요 부분에 대한 부호의 설명*
10 : 검출 회로 20 : 비교 회로
30 : 이득 조절부 40 : LC 공진 회로
120: 양의 피크 검출부 140: 음의 피크 검출부
160: 출력부
본 발명은 전압 제어 발진 회로 (voltage control oscillator)에 관한 것으로서, 더 구체적으로는 LC 공진 회로(LC resonance circuit)를 갖는 전압 제어 발진 회로 (VCO)에 관한 것이다.
도 1을 참조하면, 전압 제어 발진 회로는 검출 회로 (10), 비교 회로 (20), 이득조절 회로 (30), LC 공진 회로 (40)로 구성된다. 상기 검출 회로(10)는 입력 신호의 피크값을 검출하여 비교 회로 (20)로 출력한다. 상기 비교회로(20)는 검출 회로(10)로부터의 피크 검출값과 기준값을 비교한다. 상기 이득 조절 회로 (30)는 상기 비교 회로(20)의 비교 결과에 따라 발진 신호의 이득을 조절하며, 공진 회로 (40)는 발진 신호 (OSC)를 발생한다.
도 2는 종래 기술에 따른 검출 회로의 구성을 보여주는 회로도이다.
도 2를 참조하면, 검출 회로 (10)의 전원 단자 (1)에는 저항들 (R1, R2)의 일단이 함께 연결된다. 상기 저항들 (R1, R2)의 타단들은 베이스가 입력 신호들 (TANKP, TANKN)을 받아들이는 입력단자들 (11, 12)에 각각 연결되는 NPN 트랜지스터들 (Q1, Q2)의 컬렉터들에 각각 연결된다. 상기 NPN 트랜지스터들 (Q1, Q2)의 에미터들은 저항들 (R3, R4)을 통해 상호 연결된다. 전류원 (I1)은 상기 저항들 (R3, R4)의 접속점과 접지 (2)사이에 연결된다. 상기 NPN 트랜지스터들 (Q1, Q2)의 컬렉터들은 상기 전원 단자 (1)에 공통으로 연결되는 상기 NPN 트랜지스터들 (Q3, Q4)의 컬렉터에 각각 연결된다. 상기 NPN 트랜지스터들 (Q3, Q4)의 컬렉터는 함께 전원 단자 (1)에 연결된다. 상기 NPN 트랜지스터들 (Q3, Q4)의 에미터는 출력단자 (13)에 상호 연결된다. 상기 출력 단자 (13)와 접지 (2)사이에 커패시터 (C1)와 전류원(I2)이 병렬로 연결된다.
상술한 바와 같은 구성을 갖는 검출 회로 (10)는 차동 트랜지스터쌍 (Q1, Q2)의 베이스로 입력되는 신호들 (TANKP, TANKN)의 레벨을 검출하여 차동 트랜지스터 쌍 (Q3, Q4)을 통해 포지티브 피크값을 갖는 신호 GMCTRL가 출력단 (13)으로부터 출력된다. 상기 출력단 (13)은 커패시터 (C1)의 일단에 연결되어 DC 레벨의 피크값이 출력된다.
도 3은 검출부의 입력 신호 및 피크 검출 레벨을 보여준다.
상보적인 레벨을 갖는 신호들 (TANKP, TANKN)이 차동 NPN 트랜지스터쌍 (Q1, Q2)의 베이스에 각각 인가되면 상기 신호들의 차이만큼에 해당하는 전압(컬렉터 전압들)이 차동 NPN 트랜지스터쌍들의 게이트로 인가된다. 그리고 커패시터 (C1)가 충전된다. 상기 커패시터 (C1)에 충전되는 DC레벨 즉 GMCTRL이 바로 두 입력 신호들 (TANKP, TANKN)중 어느 하나에 대한 양의 피크값이다.
상술한 바와 같은 검출 회로는 입력 신호들 (TANKP, TANKN)이 상보적(대칭)이기 때문에 출력 신호들도 상보 신호라는 가정하에 동작하여 양의 피크(또는 음의 피크)(GMCTRL)만을 검출하게 된다. 검출 회로 (10)로부터 DC 레벨의 양의 검출 신호 (GMCTRL)가 출력되면 그에 대해 2배를 한 것 (2GMCTRL)이 바로 양의 피크값과 음의 피크값의 차이가 된다.
그러나, 커먼 노이즈에 의해 입력 신호들에 대해 스파이크 (spike)가 발생하게 되면, 상기 검출 회로에서는 스파이크가 양의 피크에서만 발생되는 것처럼 보여 발진기를 다시 조절하여 원하는 발진 신호를 얻는데 어려움이 뒤따르게 된다. 실 제, 스파이크는 입력 신호들의 양의 피크와 음의 피크에서 동시에 발생되기 때문에 피크값의 합에는 변함이 없다.
따라서, 본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로, 검출의 정확성을 높이기 위해 입력 신호들의 양의 피크값과 음의 피크값을 동시에 검출하는 검출 회로를 제공하기 위함이다.
상술한 바와 같은 본 발명의 목적을 달성하기 위한 본 발명의 특징에 의하면, 전압 제어 발진 회로는 검출부, 비교부, LC 공진 회로를 포함한다. 상기 검출부는 상보적인 제 1 입력 신호와 제 2 입력 신호의 양의 피크값과 음의 피크값을 검출하여 상기 피크값의 차를 DC 레벨로 변환하여 검출 신호를 출력한다. 비교부는 상기 검출부의 검출 신호와 기준 신호의 DC 레벨을 비교하여 비교 신호를 발생한다. 그리고 LC 공진 회로는 상기 비교 신호에 응답하여 발진 신호를 발생한다.
바람직한 실시예에 있어서, 상기 검출부는 상기 제 1 및 제 2 입력 신호들 중 양의 피크값을 검출하는 제 1 피크 검출부와 상기 제 1 및 제 2 입력 신호들 중 상기 양의 피크값과 상보적인 음의 피크값을 검출하는 제 2 피크 검출부와 그리고 상기 양의 피크값과 음의 피크값의 차를 출력하는 출력부를 포함한다.
(작용)
본 발명에 따르면, 입력 신호들 중 어느 하나에 대한 양의 피크값을 검출하면 그와 동시에 음의 피크값을 검출하여 원하는 발진 신호가 출력되도록 발진 회로 를 조절할 수 있다.
(실시예)
이하 본 발명에 따른 실시예를 첨부된 도면 도 4내지 도 6을 참조하여 상세히 설명한다.
도 5를 참조하면, 본 발명의 신규한 검출 회로는 제 1 검출부에서 NPN 트랜지스터들을 이용하여 양의 피크값을 출력하고, 제 2 검출부에서 PNP 트랜지스터들을 이용하여 음의 피크값을 출력하므로서 대칭적인 입력 신호들에 대해 대칭적인 피크 검출 신호가 출력됨을 확인할 수 있다.
도 4는 전압 제어 발진 회로의 일부를 보여주는 회로도이다.
도 4를 참조하면, 전압 제어 발진 회로는 검출 회로 (10), 비교 회로 (20), 이득 조절 회로 (30) 그리고 LC 공진 회로 (40)로 구성된다. 검출 회로 (10)는 LC 공진 회로 (40)로부터 발생되는 발진 전압들이 베이스로 인가되는 NPN 트랜지스터들 (Q35, Q36)로 구성된다. 상기 NPN 트랜지스터들 (Q35, Q36)의 컬렉터들은 전원 단자 (1)에 함께 연결되고 에미터들은 전류원들 (I31, I32)을 통해 접지(GND)와 연결된다.
도 5는 본 발명에 따른 검출 회로를 보여주는 회로도이다.
도 5를 참조하면, 검출 회로 (10)는 제 1 피크 검출 회로 (120), 제 2 피크 검출 회로 (140) 그리고 출력 회로 (160)로 구성된다. 상기 제 1 피크 검출 회로 (120)는 차동 증폭기 (differential amplifier)를 구성하는 차동 NPN 트랜지스터쌍들 (Q1, Q2/ Q3, Q4)과 저항들 (R1, R2, R3, R4), 커패시터 (C1) 그리고 전류원들 (I1, I2)로 구성된다. 상기 NPN 트랜지스터 쌍의 (Q1, Q2)의 각 베이스에는 위상이 상보적인 입력 신호들 (TANKP, TANKN)이 입력되며, 컬렉터는 저항들 (R1, R2)을 통해 VDD와 연결된다. 상기 NPN 트랜지스터들 (Q1, Q2)의 에미터들은 일단이 전류원 (I1)에 함께 연결되는 저항들 (R3, R4)의 타단에 각각 연결된다. 다른 NPN 트랜지스터 쌍 (Q3, Q4)의 베이스들은 상기 NPN 트랜지스터들 (Q1, Q2)의 컬렉터들에 각각 연결되고, 컬렉터들은 모두 전원 단자 (1)에 함께 연결되며 그리고 에미터들은 상호 연결된다. 상기 NPN 트랜지스터쌍 (Q3, Q4)의 에미터들이 함께 연결되는 접속점과 접지 사이에 커패시터 (C1)와 전류원 (I2)이 병렬로 연결된다. 상기 커패시터 (C1)의 일단과 전류원 (I2)의 일단이 연결되는 노드 (13)가 바로 양의 피크 검출 신호 (GMCTRL_P)가 출력되는 출력단이다.
상기 제 2 피크 검출 회로 (140)는 차동 증폭기를 구성하는 차동 PNP 트랜지스터쌍들(Q5, Q6/ Q7, Q8) 과 저항들 (R5, R6, R7, R8), 커패시터 (C2)그리고 전류원들 (I3, I4)로 구성된다. 상기 전류원(I3)은 전원 단자 (1)와 일단이 상호 접속되는 저항들 (R5, R6) 사이에 연결된다. 두 개의 PNP 트랜지스터쌍들 (Q5, Q6/ Q7, Q8)중 상기 NPN 트랜지스터 쌍(Q5, Q6)의 베이스들 (14, 15)에는 위상이 상보적인 신호들 (TANKP, TANKN)이 입력되고, 에미터들은 상기 저항들 (R5, R6)의 타단에 각각 연결되고 컬렉터들은 저항들 (R7, R8)을 통해 접지와 연결된다. 다른 전류원 (I4)은 전원 단자 (1)와 다이오드 (D1)의 캐소드 사이에 연결된다. 상기 PNP 트랜지스터쌍 (Q7, Q8)들의 베이스들은 상기 PNP 트랜지스터들 (Q5, Q6)의 컬렉터에 각각 연결되며, 에미터들은 상기 다이오드 (D1)의 애노드에 함께 연결되며 그리 고 컬렉터들은 모두 접지에 연결된다. 상기 커패시터 (C2)는 다이오드 (D1)의 캐소드와 접지 (2) 사이에 연결된다. 상기 커패시터 (C2)와 다이오드 (D1)가 연결되는 노드 (16)가 바로 음의 피크 검출 신호(GMCTRL_N)가 출력되는 출력단이다.
상기 출력 회로 (160)는 차동 증폭기를 구성하는 NPN 트랜지스터쌍 (Q9, Q10)과 저항들 (R9, R10, R11, 12) 그리고 전류원 (I5)으로 구성된다. 상기 NPN 트랜지스터들 (Q9, Q10)의 베이스들은 상기 피크 검출 회로 (120, 140)들의 출력단들 (13, 16)에 각각 연결되고, 컬렉터들은 일단이 전원 단자 (1)에 공통으로 연결되는 저항들 (R11, R12)의 타단에 각각 연결된다. 상기 NPN 트랜지스터들 (Q9, Q10)의 에미터들은 일단이 전류원 (I5)에 공통으로 연결되는 저항들 (R11, R12)의 타단에 각각 연결된다.
이하 본 발명에 따른 전압 제어 발진 회로의 검출 회로 동작을 상세하게 설명한다.
도 6은 입력 신호와 검출 신호의 레벨을 보여준다.
도 5 및 도 6을 참조하면, 제 1 피크 검출 회로 (120)에서는 입력 신호들 (TANKP, TANKP)의 양의 피크값을 검출하고 제 2 피크 검출 회로 (140)에서는 상기 입력 신호들 (TANKP, TANKP)의 음의 피크값을 검출한다. 그리고 출력 회로 (160)는 제 1 및 제 2 피크 검출 회로 (120, 140)의 피크값들 (GMCTRL_P, GMCTRL_N)의 절대값을 합한 GMCTRL를 출력한다. 상기 출력 회로 (160)의 출력 신호 GMCTRL는 비교 회로 (20)의 기준 신호 (ref)와 비교되어진다. 상기 비교 회로 (20)의 결과에 따라 LC 공진 회로 (40)가 발진하게 된다. 만일 상기 GMCTRL과 기준 신호 (ref)의 값이 동일하다면 상기 LC 공진 회로 (40)는 더 이상 발진하지 않고 락 상태가 된다. 피크 검출 회로들 (120, 140)을 통해 입력 신호들의 양의 피크 및 음의 피크를 모두 검출하므로 노이즈로 인해 스파이크가 발생하더라도 이는 두 입력 신호들에 동일하게 나타남을 알 수 있다. 그러므로 종래 스파이크가 한쪽 신호에만 발생하는 것처럼 보이던 것이 양 신호에서 동시에 발생됨을 확인할 수 있어 입력 신호들에 대한 검출에 대한 정확성이 높아진다.
이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.
이상과 같은 본 발명에 의하면, 검출 회로의 입력 신호들에 검출의 정확성이 향상된다.

Claims (5)

  1. 삭제
  2. 상보적인 제 1 입력 신호와 제 2 입력 신호의 양의 피크값과 음의 피크값을 검출하여 상기 피크값의 차를 DC 레벨로 변환하여 검출 신호로 출력하는 검출부와;
    상기 검출부의 검출 신호와 기준 신호의 DC 레벨을 비교하여 비교 신호를 발생하는 비교부; 및
    상기 비교 신호에 응답하여 발진 신호를 발생하는 LC 회로를 포함하되,
    상기 검출부는
    상기 제 1 및 제 2 입력 신호들 중 양의 피크값을 검출하는 제 1 피크 검출부와;
    상기 제 1 및 제 2 입력 신호들 중 상기 양의 피크값과 상보적인 음의 피크값을 검출하는 제 2 피크 검출부; 및
    상기 양의 피크값과 음의 피크값의 차를 출력하는 출력부를 포함하는 전압 제어 발진 회로.
  3. 제 2 항에 있어서,
    상기 제 1 피크 검출부는
    상기 제 1 및 제 2 입력 신호를 받아들이는 차동 증폭 회로와;
    상기 차동 증폭 회로의 출력의 전압 레벨을 증폭시켜 상기 제 1 및 제 2 입력 신호중 양의 피크값을 출력하는 증폭 회로와;
    상기 증폭 회로와 접지 사이에 연결되는 커패시터 및;
    상기 커패시터와 병렬로 연결되는 전류원을 포함하는 전압 제어 발진 회로.
  4. 제 2 항에 있어서,
    상기 제 2 피크 검출부는
    상기 제 1 및 제 2 입력 신호를 받아들이는 차동 증폭 회로와;
    상기 차동 증폭 회로의 출력의 전압 레벨을 증폭시켜 상기 제 1 및 제 2 입력 신호중 음의 피크값을 출력하는 증폭 회로와;
    상기 증폭 회로와 접지 사이에 연결되는 커패시터 및;
    상기 커패시터와 병렬로 연결되는 전류원을 포함하는 전압 제어 발진 회로.
  5. 제 2 항에 있어서,
    상기 출력부는 상기 양의 피크 검출부와 음의 피크 검출부의 출력 신호들을 입력으로 받아들이는 차동 증폭 회로를 포함하는 전압 제어 발진 회로.
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