KR100550419B1 - 빠른증착속도로할로겐이도핑된실리콘산화물층을증착하는방법및장치 - Google Patents

빠른증착속도로할로겐이도핑된실리콘산화물층을증착하는방법및장치 Download PDF

Info

Publication number
KR100550419B1
KR100550419B1 KR1019980014119A KR19980014119A KR100550419B1 KR 100550419 B1 KR100550419 B1 KR 100550419B1 KR 1019980014119 A KR1019980014119 A KR 1019980014119A KR 19980014119 A KR19980014119 A KR 19980014119A KR 100550419 B1 KR100550419 B1 KR 100550419B1
Authority
KR
South Korea
Prior art keywords
chamber
gas
source
substrate
film
Prior art date
Application number
KR1019980014119A
Other languages
English (en)
Other versions
KR19980081561A (ko
Inventor
다이안 수기아르토
쥬디 휴앙
데이비드 쳉
Original Assignee
어플라이드 머티어리얼스, 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 어플라이드 머티어리얼스, 인코포레이티드 filed Critical 어플라이드 머티어리얼스, 인코포레이티드
Publication of KR19980081561A publication Critical patent/KR19980081561A/ko
Application granted granted Critical
Publication of KR100550419B1 publication Critical patent/KR100550419B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/40—Oxides
    • C23C16/401—Oxides containing silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H01L21/02131—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being halogen doped silicon oxides, e.g. FSG
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31604—Deposition from a gas or vapour
    • H01L21/31625—Deposition of boron or phosphorus doped silicon oxide, e.g. BSG, PSG, BPSG
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H01L21/02129—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being boron or phosphorus doped silicon oxides, e.g. BPSG, BSG or PSG
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H01L21/02211—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound being a silane, e.g. disilane, methylsilane or chlorosilane

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Organic Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Metallurgy (AREA)
  • Mechanical Engineering (AREA)
  • Materials Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Plasma & Fusion (AREA)
  • Chemical Vapour Deposition (AREA)
  • Formation Of Insulating Films (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

먼저 프로세스 개스를 챔버 내로 도입하는 것에 의해 기판 위에 실리콘 산화물 막이 디포지트된다. 프로세스 개스는 (실레인 같은)실리콘의 개스형태의 소스, (SiF4 같은)산소의 개스형태의 소스, (질소 산화물 같은)산소의 개스형태의 소스, 그리고 (N2 같은)질소의 개스형태의 소스를 포함한다. 플라즈마는 RF 전원 성분을 인가하는 것에 의해 프로세스 개스로부터 형성된다. 디포지션은 적어도 약 1.5 ㎛/min 의 비율로 수행된다. 결과적 FSG막은 안정하고 낮은 유전율을 갖는다.

Description

빠른 증착 속도로 할로겐이 도핑된 실리콘 산화물층을 증착하는 방법 및 장치{PROCESS AND APPARATUS FOR DEPOSITING HIGH DEPOSITION RATE HALOGEN-DOPED SILICON OXIDE LAYER}
본 발명은 웨이퍼를 처리하는 과정 동안 할로겐이 도핑된 유전층 증착에 관한 것으로, 특히 낮은 유전 상수 및 높은 막 안정성을 갖는 할로겐이 도핑된 실리콘 산화물층을 빠른 속도로 형성하는 방법 및 장치에 관한 것이다.
현대의 반도체 장치의 제조에 있어서 주요한 단계중 하나는 가스의 화학 반응에 의해 반도체 기판위에 박막을 형성하는 것이다. 이러한 증착 공정은 화학적 기상 증착법 또는 "CVD"라 불린다. 종래의 열적 CVD 공정은 기판의 표면에 반응 가스를 공급하여 열에 의해 유도된 화학 반응이 원하는 막을 형성한다. 열적 CVD 공정은 다소 고온에서 이루어져 금속층을 갖는 장치 구조를 손상시킬 수 있다.
비교적 낮은 온도로 금속층 위에 층을 증착하는 또다른 CVD 방법으로는 플라즈마 강화 CVD(PECVD) 기술이 있다. 플라즈마 CVD 기술은 무선 주파수(RF) 에너지를 기판 표면 근처의 반응 영역에 인가함으로써 반응 가스의 여기 및/또는 분해를 촉진시켜 플라즈마를 발생시킨다. 플라즈마에서 종(species)의 높은 반응성은 화학 반응을 발생시키기 위해 요구되는 에너지를 감소시켜, CVD 공정에 대해 요구되는 온도를 낮추게 된다. PECVD 공정의 상대적으로 낮은 온도는 증착된 금속층 위에 절연층 형성 및 다른 절연층의 형성에 있어 이상적인 공정을 달성한다.
상기 장치는 수십년전에 처음 소개되었기 때문에 반도체 장치의 크기는 극적으로 감소되어 왔다. 이후, 집적회로는 일반적으로 2년/반크기 규칙(종종 "무어(Moore)의 법칙"이라 불림)을 따르며, 이는 하나의 칩에 들어가는 부품의 숫자가 매 2년 마다 두배가 된다는 것을 의미한다. 오늘날 웨이퍼 제조 공장은 통상적으로 0.5 ㎛, 심지어 0.35 ㎛ 피쳐를 갖는 집적회로를 생산해내며, 미래의 공장은 곧 이보다 훨씬 작은 크기의 장치를 생산할 것이다.
장치가 점점 작아지고, 집적도가 증가함에 따라 산업계에서 중요한 것으로 고려되지 않던 문제들이 대두되게 되었다. 3, 4 또는 그 이상의 금속층이 반도체상에 형성되는 멀티레벨 금속 기술의 등장에 따라, 반도체 제조업체들은 금속층 사이에 증착된 절연층의 유전상수를 낮추는 것을 목적으로 하게 되었다. 이러한 층들은 종종 금속간유전체(IMD)층이라 불린다. 상호접속 금속배선(metalization)의 RC 시간 지연을 감소시키고, 상이한 레벨간 금속배선의 혼선을 방지하고, 장치의 전력 소비를 감소시키기 위해, 특히 IMD 층에서는 낮은 유전 상수의 막이 바람직하다.
낮은 유전 상수를 얻는 다수의 방법들이 제안되어 왔다. 이중 보다 유망한 방법중 하나는 실리콘 산화물층 속에 불소 또는 염소 또는 브롬과 같은 다른 할로겐 원소를 혼합시키는 것이다. 실리콘 산화막에 대해 바람직한 할로겐 도펀트인 불소는 실리콘 산화물막의 유전상수를 낮추며, 이는 불소가 전체 SiOF 네트워크의 분극성을 감소시키는 전기적으로 음성의 원자이기 때문인 것으로 여겨진다. 불소가 도핑된 실리콘 산화물막은 또한 불소화된 실리콘 글라스(FSG)막이라 불린다.
FSG 막은 CF4, C2F6 그리고 NF3와 같은 불소 소스를 사용하여 증착될 수 있다. FSG막을 증착하는 특정 방법중 하나는, 불소 소스로서 실리콘 테트라플루오르화물(SiF4), 실란(SiH4), 및 O2 전구체를 포함하는 처리 가스로부터 플라즈마를 형성하는 것이다. SiF4는 FSG 막을 위해 특히 효과적인 불소 소스이며, 이는 다른 불소 소스에 비해, 가스의 분자에서 실리콘 원자와 결합되는 4개의 불소 원자는 주어진 유속에 대해 증착 챔버속으로 보다 높은 퍼센테이지의 불소를 공급하기 때문인 것으로 여겨진다. 또한, SiF4는 다른 불소 소스에 비해 플라즈마 반응에 이용될 수 있는 실리콘에 결합된 불소가 더 많다. FSG막을 위한 불소 소스로서 SiF4를 사용하는 것은, 1995년 10월 2일, "USE OF SIF4 TO DEPOSIT F-DOPED FILMS OF GREATER STABILITY"란 명칭으로 출원된 미국 특허 출원 제 08/538,696호; 및 1996년 3월 15일 "MEHTOD AND APPARATUS FOR IMPROVING FILM STABILITY OF HALOGEN-DOPED SILICON OXIDE FILMS"란 명칭으로 출원된 미국 특허 출원 제 08/616,707호에 상세히 설명되어 있다. 제 08/538,696호와 제 08/616,707 호의 출원은 본 발명의 양수인인 어플라이드 머티어리얼스 인코포레이티드에 양도되었다.
따라서, 제조업자들은 다양한 유전체층 및 특히 금속간 유전체층에 불소를 포함하는 것을 원하고 있다. FSG층의 증착에 있어 당면하는 문제점중 하나는 막 안정성이다. FSG 막의 격자 구조에서 느슨하게(loosely) 결합된 불소 원자는 수분을 흡수하는 경향을 가진 막을 형성하게 된다. 흡수된 수분은 막의 유전상수를 증가시키며 막이 어닐링(anneal) 공정과 같은 열처리 공정에 노출되는 경우 또다른 문제를 일으킬 수 있다.
고온 공정의 높은 온도는 흡수된 물 분자 및 느슨하게 결합된 불소 원자를 금속을 통해 산화물층 또는 차후 증착되는 다른층 밖으로 제거할 수 있다. 이러한 방식의 분자와 원자의 이탈(excursion)을 탈가스화(outgassing)라 한다. 이러한 탈가스화는 막이 특정 온도로 가열됨에 따라 막에 남아있는 이탈하는 불소, 불화수소산(HF) 또는 H2O를 검출함으로써 측정될 수 있다. FSG막이 증착된 이후 적어도 기판을 처리하는 과정동안 사용되는 최대 온도(예를 들어, 어떤 경우에 450℃까지)에 이르는 온도에서 탈가스화가 거의 또는 전혀 없는 것이 바람직하다.
일반적으로, FSG막의 유전상수는 막에 통합된 불소의 양과 관련된다. 일반적으로 막의 불소 함량 증가는 막의 유전 상수를 감소시킨다. 그러나, 높은 불소 함량(예를 들어, 7 또는 8 원자 퍼센트 이상의 불소)을 가진 FSG 막은 낮은 불소 함량(예를 들어, 7 또는 8 원자 퍼센트 미만의 불소)을 가진 막보다 많은 수분 흡수 및 탈가스화 문제를 갖게 된다. 따라서, 낮은 유전 상수를 갖는 산화물막을 개발하여 새로운 기술을 유지하는 것이 요구된다.
또한, 할로겐이 도핑된 산화물막, 및 특히 높은 불소 함량을 가진 FSG 막의 안정성을 증가시켜 막에서의 수분 흡수와 탈가스화를 감소시키는 방법이 바람직하다.
제조업자들의 또다른 관심거리는 공정의 처리량에 있다. 높은 처리량을 위해서, 공정에서의 증착 속도는 빨라야 한다. 그러므로 증착 효율을 향상시키기 위해서는 안정성 외에도 막이 빠른 증착 속도를 가져야 한다.
본 발명은 높은 할로겐 도핑 레벨에서도 낮은 유전상수를 갖고 안정성이 개선된 할로겐이 도핑된 층을 제공한다. 또한 본 발명은 빠른 증착 속도로 상기 층을 형성하는 방법 및 장치를 제공한다. 막 안정성은 질소 소스 가스와 할로겐 소스 가스를 실리콘과 산소 소스와 함께 증착 챔버에 주입함으로써 향상된다. 다음, 가스로부터 플라즈마가 형성되어 증착 챔버의 기판 위로 할로겐이 도핑된 층이 증착된다. 질소 소스의 주입은 층에서 느슨히 결합되거나 결합되지 않은 불소의 양을 감소시켜서, 층의 안정성을 향상시키는 것으로 여겨진다.
본 발명의 방법의 바람직한 실시예에 따라 FSG막이 증착된다. 본 실시예에서, 질소 소스 가스는 N2이고 할로겐 소스 가스는 SiF4 이다. 산소 소스는 N2O이고 실리콘 소스는 SiH4이다. N2 대 SiF4의 비율은 약 3 내지 20 사이이고, N2 대 SiH4 의 비율은 약 3 내지 10 사이이다. 또한, N2 대 N2O의 비율은 약 0.5 내지 4 사이이다. 본 실시예에 따라 증착된 FSG막을 2차 질량 이온 분광기(SIMS)를 이용하여 측정하면 적어도 16 원자%의 불소를 함유할 수 있다. 또한, 막이 각각 적어도 475℃ 와 500℃의 온도로 가열되는 경우 층으로부터의 불소나 HF의 탈가스화가 실질적으로 나타내지 않는다. 본 발명의 방법에 대한 보다 바람직한 실시예에서는, 증착 단계의 완료 시점에서, 다른 처리 가스의 흐름이 정지되기 이전에 SiF4의 흐름이 몇초간 정지된다. 이러한 시퀀스를 사용하면, 막에서 느슨히 결합된 불소가 감소되고 적어도 16 원자%의 불소를 함유하는 FSG막의 증착이 이루어지며, 적어도 700℃ 까지 가열되었을 때에도 층으로부터 불소, HF 또는 H2O 탈가스화가 거의 나타나지 않는다.
본 발명의 이들 실시예와 다른 실시예들이 여러 이점 및 특징과 아울러 아래의 글과 첨부된 도면에서 더 상세히 설명되어 있다.
I. 서론
본 발명은 낮은 유전상수를 가지며 막 안정성이 증가된 빠른 증착 속도의 절연층을 제공한다. 본 발명은 또한 이러한 절연층을 형성하는 방법과 장치를 제공한다. 안정성 개선 및 낮은 유전율 특성은 예를 들어 N2와 같은 질소 소스를 처리 가스에 주입함으로써 달성된다.
앞서 논의된 바와 같이, 일반적으로 불소 함량이 높은 FSG막은 불소 함량이 낮은 유사한 막에 비해 낮은 유전상수를 갖는다. SiF4는 실리콘 원자에 결합된 네 개의 불소 원자를 가짐으로써 다른 불소 소스와 비교할 때 주어진 유속에서 증착 챔버속에 더 높은 퍼센트의 불소를 공급하기 때문에 특히 효과적인 불소 소스이다. 그러나, 플라즈마내에서 과잉의 자유 불소(free fluorine)는 막의 안정성에 불리한 영향을 미친다. 이는 전형적인 과잉의 자유 불소는 막에서 SiF2 결합을 형성하도록 반응하고, SiF2 결합은 물을 흡수하여 HF와 실라놀(SiOH)을 형성하는 경향이 있기 때문이다. 이것은 HF가 막에서 빠져나와서 막이 결과적으로 벗겨지거나 깨질 수 있기 때문에 바람직하지 않다. 또한, 막에 남아있는 SiOH는 막이 습도와 온도의 스트레스에 노출되는 경우 시간 주기에 걸쳐 막의 유전 상수를 변화시키게 된다.
따라서, 막에서 SiF2 형성을 방지하기 위해 플라즈마로부터 자유 불소를 제거하는 방법은 막 안정성을 보장하는데 있어 중요하다. 질소 가스는 증착 과정 동안 자유 또는 느슨하게 결합된 불소 원자와 반응하여 NF2 또는 NF3를 형성하는 것으로 여겨지며, 이들은 휘발성 가스를 이용하여 증착과정 동안 그리고 증착 이후에 챔버로부터 쉽게 제거될 수 있다. 따라서, 이러한 자유 불소 또는 느슨하게 결합된 불소 원자들은 성장막을 형성하는 다양한 반응에 참가하는데 방해를 받게 된다. 이는 결국 느슨하게 결합된 불소 원자가 FSG층에 보다 적게 포함되는 결과를 낳는다. 보다 적은 수의 느슨하게 결합된 불소 원자가 FSG층에 존재하기 때문에, 순차적인 처리 단계에서의 탈가스화 역시 감소하게 되어, 막 안정성이 보장된다.
또한, 빠른 증착 속도의 공정을 위해서도 SiF4는 특히 바람직한 불소 소스이다. 일반적으로, CF4, C2F6 및 NF3 FSG막의 불소 함량 증가는 막이 증착되는 동안 막의 에칭이 더 많이 발생하는 것과 관련된다. 대조적으로, SiF4 FSG막의 불소 함량의 증가는 막의 유전상수를 향상시키는 한편, 증가된 불소 함량에 의해 막의 최소한의 부가적 에칭만이 영향을 받는다. 따라서, 불소 소스로서 SiF4 사용은 증착 효율을 보다 향상시킨다.
바람직한 실시예에서, 처리 가스는 SiF4에 의해 공급된 불소, SiH4에 의해 공급된 실리콘, N2O에 의해 공급된 산소, 및 N2에 의해 공급된 질소를 포함한다. 막은 약 1.5-1.8 ㎛/min 의 속도로 증착된다. 금속 절연체 반도체(MIS) 구조에서 1MHz에서의 C-V 곡선으로 측정한 막의 유전상수는 약 3.3-3.5이다. 막은 약 7 퍼센트의 SiF(SiF 결합 대 SiF+SiO 결합의 최고 높은 비율의 퓨리에 변환 적외선(FTIR) 분광기에 의해 측정)를 포함하며, SIMS를 사용하여 측정하면 적어도 16 원자%의 불소를 포함할 수 있다. 마지막으로, 본 발명의 방법의 바람직한 실시예에 따라 증착되는 경우, 막이 적어도 700℃의 온도로 가열되는 경우 층으로부터의 불소, HF, 또는 H2O의 탈가스화는 거의 나타나지 않는다.
II. 예시적인 CVD 시스템
본 발명의 방법을 수행할 수 있는 적절한 CVD 장치가 도 1A 와 도 1B에 도시되어 있으며, 이는 챔버벽(15a)과 챔버 리드 어셈블리(15b)를 포함하는 진공 또는 처리 챔버를 가진 CVD 시스템(10)의 수직 단면도이다. 챔버벽(15a)과 챔버 리드 어셈블리(15b)가 도 1C 및 도 1D에서 분해조립, 투시도로 나타나 있다.
CVD 시스템(10)은 처리 챔버에서 중심설정된 가열된 페데스탈(12) 위에 위치되는 기판(미도시)으로 처리 가스를 분산시키는 가스 분배 매니폴드(11)를 포함한다. 처리과정 동안, 기판(예를 들어, 반도체 웨이퍼)은 페데스탈(12)의 평탄한 (또는 약간 볼록한) 표면(12a)상에 위치된다. 페데스탈은 하부 장착/제거 위치(도 1A에 도시)와 매니폴드(11)에 가깝게 인접한 상부 처리 위치(도 1A 및 도 1B에 점선(14)으로 표시) 사이에서 제어가능하게 움직일 수 있다. 센터보드(보이지 않음)는 웨이퍼의 위치에 관한 정보를 제공하는 센서를 포함한다.
증착 가스 및 캐리어 가스는 종래의 평탄한, 원형의 가스 분배 또는 면판(13a)의 천공된 홀(13b)(도 1D)을 통해 챔버(15)속으로 주입된다. 보다 상세히 말하자면, 증착 처리 가스는 입구 매니폴드(11)(도 1B에서 화살표(40)에 의해 표시)를 통해, 종래의 천공된 차단판(42)을 통해, 다음 가스 분배 면판(13a)의 홀(13b)을 통해 챔버속으로 흐른다.
매니폴드에 도달하기 이전에, 증착 가스 및 캐리어 가스는 가스 소스(7)로부터 가스 공급 라인(8)(도 1B)을 통해 혼합 시스템(9)속으로 보내어져 혼합된 후 매니폴드(11)로 보내어진다. 일반적으로, 각각의 처리 가스에 대한 공급 라인은 (i)챔버속으로의 처리 가스 흐름을 자동으로 또는 수동으로 차단하는데 사용될 수 있는 몇 개의 안전 차단 밸브(미도시), 및 (ii) 공급 라인을 통하는 가스의 흐름을 측정하는 질량 흐름 제어기(미도시)를 포함한다. 통상적인 구성에 있어, 공정에 유독 가스가 사용되는 경우, 몇 개의 안전 차단 밸브가 각 가스 공급 라인마다 위치하게 된다.
CVD 시스템(10)에서 수행되는 증착 공정은 열적 공정 또는 플라즈마-강화 공정일 수 있다. 플라즈마 강화 공정에서, RF 전원장치(44)는 가스 분배 면판(13a)과 페데스탈 사이에 전력을 인가하여 면판(13a)과 페테스탈 사이의 실린더형 영역(이 영역은 여기에서는 "반응 영역"이라 부르기로 한다)내에 플라즈마를 형성하도록 처리 가스 혼합물을 여기시킨다. 플라즈마 성분은 페데스탈(12) 상에서 지지되는 반도체 웨이퍼의 표면 상에 원하는 막이 증착되도록 반응한다. RF 전원장치(44)는 전형적으로 13.56 MHz의 RF 고주파수(RF1)와 360KHz의 RF 저주파수(RF2)에서 전력을 공급하는 혼합 주파수 RF 전원장치일 수 있다. 선택적으로, 전원장치는 단지 13.56 MHz에서의 고주파수 RF 전력 또는 360 KHz에서의 저주파수 RF 전력만을 공급할 수도 있다. RF 전원장치(44)는 진공 챔버(15)속으로 주입되는 반응종의 분해를 촉진하는데 사용된다. 열 공정에서, RF 전원장치(44)는 이용되지 않고, 처리 가스 혼합물은 페데스탈(12) 상에서 지지되는 반도체 웨이퍼의 표면상에 원하는 막이 증착되도록 열적으로 반응하며, 상기 페데스탈은 반응을 위한 열 에너지를 제공하기 위해 저항력있게 가열된다.
플라즈마 강화 증착 공정 동안, 플라즈마는 배기 통로(23)와 차단 밸브(24)를 둘러싸는 챔버벽(15a)을 포함하는 전체 처리 챔버(10)를 가열한다. 플라즈마 상태가 아닌 경우 또는 열 증착 공정 동안에는, 챔버를 상승된 온도로 유지하기 위해 뜨거운 액체가 처리 챔버벽(15a)을 순환한다. 챔버벽(15a)을 가열하는데 사용되는 유체는 전형적인 형태의 유체, 예를 들어 물을 기본으로 하는 에틸렌 글리콜 또는 오일을 기본으로 하는 열 전달 유체를 포함한다. 이러한 가열은 바람직하게 원치않는 반응 생성물의 응축을 감소 또는 소거시키며 처리 가스의 휘발성 생성물 및 차가운 진공 통로의 벽에 응축되거나 가스의 흐름이 없는 동안 처리 챔버로 되돌아 가게 되면 공정을 오염시킬 수 있는 다른 오염물의 제거를 강화시킨다.
반응 생성물을 포함하며 층에 증착되지 않은 가스 혼합물의 나머지는 진공 펌프(미도시)에 의해 챔버로부터 배출된다. 상세히 말하면, 가스는 반응 영역을 둘러싸고 있는 환형의, 슬롯 형상 구멍(16)을 통해, 환형의 배출 충만실(plenum)(17)로 배출된다. 환형의 슬롯(16)과 충만실(17)은 실린더형의 챔버벽(15a)(벽상의 상부 유전체층 포함)의 상부와 원형의 챔버 리드(20)의 하부 사이의 갭에 의해 형성된다. 슬롯 구멍(16)과 충만실(17)의 360ㅀ 원형 대칭성과 균일성은 웨이퍼상에 균일한 막을 증착하기 위해 웨이퍼 위로 처리 가스의 균일한 흐름을 달성하는데 중요하다.
가스는 배출 충만실(17)로부터, 배출 충만실(17)의 측방 연장부(21) 아래로, 조망 포트를 지나, 하향 연장되는 가스 통로(23)를 통해 진공 차단 밸브(24)(하부 챔버벽(15a)에 통합되어 있음)를 지나, 포어라인(foreline)(미도시)을 통해 외부 진공 펌프(미도시)와 접속되는 배출구(25)속으로 흐른다.
페데스탈(12)의 웨이퍼 지지 원반(platter)(바람직하게, 알루미늄, 세라믹, 또는 이들의 조합)은 평행한 동심원의 형태로 두 개의 완전한 턴(turn)을 만들도록 구성된 내장형 단일-루프 내장 히터 소자를 사용하여 저항성 가열된다. 히터 소자의 외부는 지지 원반의 주변부에 인접하게 연장되는 반면, 히터 소자의 내부는 보다 작은 반경을 갖는 동심원의 경로상에서 연장된다. 히터 소자에 대한 배선은 페데스탈(12)의 스템(stem)을 통과한다.
전형적으로, 임의의 또는 모든 챔버 내면, 가스 입구 매니폴드 면판, 및 다양한 다른 반응기 하드웨어는 알루미늄, 양극산화된 알루미늄, 또는 세라믹과 같은 물질로 만든다. 이러한 CVD 장치의 예는 "CVD Processing Chamber"란 명칭으로 출원된 Zhao 등의 미국 특허 제 5,558,717 호에 설명되어 있다. 특허 제 5,558,717 호는 본 발명의 양수인인 어플라이드 머티어리얼스 인코포레이티드에 양도되었고, 그 전문(全文)은 이 글의 참조문헌이 된다.
로봇 블레이드(미도시)에 의해 챔버(10) 측면에 있는 삽입/제거 구멍(26)을 통해 웨이퍼가 챔버 바디 안팎으로 이동함에 따라 리프트 메커니즘 및 모터(32)(도 1A)는 히터 페데스탈 어셈블리(12)와 그의 웨이퍼 리프트 핀(12b)을 상승 및 하강시킨다. 모터(32)는 처리 위치(14)와 하부 웨이퍼 장착 위치의 사이에서 페데스탈을 상승 및 하강시킨다. 모터, 공급 라인(8)에 연결된 밸브 또는 흐름 제어기, 가스 전달 시스템, 트로틀 밸브, RF 전원장치(44), 및 챔버와 기판 가열 시스템은 단지 하나만이 도시되어 있는 제어 라인(36)을 거쳐 시스템 제어기(34)(도 1B)에 의해 모두 제어된다. 제어기(34)는 제어기(34)의 제어하에서 적절한 모터에 의해 움직이는 트로틀 밸브와 페데스탈과 같은 이동식 기계적 어셈블리의 위치를 검출하기 위한 광 센서로부터의 피드백을 따른다.
바람직한 실시예에서, 시스템 제어기는 하드 디스크 드라이브(메모리 38), 플로피 디스크 드라이브 및 프로세서(37)를 포함한다. 프로세서는 싱글-보드 컴퓨터(SBC), 아날로그 및 디지털 입/출력 보드, 인터페이스 보드 및 스텝퍼 모터 제어기 보드를 포함한다. CVD 시스템(10)의 다양한 부품들은 보드, 카드 케이지, 그리고 커넥터의 치수와 타입을 형성하는 Versa Modular European(VME) 규격을 따르고 있다. VME 규격은 또한 버스 구조를 16 비트 데이터 버스와 24 비트 어드레스 버스를 가진 버스 구조로 규정하기도 한다.
시스템 제어기(34)는 CVD 장치의 모든 작동을 제어한다. 시스템 제어기는 시스템 제어 소프트웨어를 실행시키는데, 이는 메모리(38)와 같은 컴퓨터-판독가능한 매체에 저장된 컴퓨터 프로그램이다. 바람직하게, 메모리(38)는 하드 디스크 드라이브일 수 있으나 다른 종류의 메모리일 수도 있다. 컴퓨터 프로그램은 타이밍, 가스의 혼합, 챔버 압력, 챔버 온도, RF 전력 레벨, 페데스탈 위치, 및 특정 공정의 또다른 파라미터를 나타내는 명령 세트를 포함한다. 예를 들어, 플로피 디스크나 다른 적절한 드라이브를 포함하는 다른 메모리 장치에 저장된 컴퓨터 프로그램들 역시 제어기(34)를 동작시키는데 사용될 수 있다.
사용자와 제어기(34) 사이의 인터페이스는 CRT 모니터(50a)와 라이트 펜(50b)을 통해 이루어지는데, 이는 도 1E에 도시되어 있고 도 1E는 하나 이상의 챔버를 포함할 수 있는 기판 처리 시스템에서의 시스템 모니터와 CVD 시스템(10)의 간략화된 다이어그램이다. 바람직한 실시예에서는, 2개의 모니터(50a)가 사용되는데, 하나는 조작자를 위해 세척실 벽에 장착되고 다른 하나는 서비스 기술자를 위해 벽 뒤쪽에 장착되어 있다. 모니터(50a)는 동시에 동일한 정보를 디스플레이할 수 있으나, 라이트 펜(50b)은 하나만이 허용된다. 라이트 펜(50b)의 끝에 있는 광 센서는 CRT 디스플레이에서 방출되는 빛을 감지한다. 특정 스크린 또는 기능을 선택하기 위해, 조작자는 디스플레이 스크린의 지정 영역을 터치하고 펜(50b)의 버튼을 누른다. 터치된 영역이 밝은 색상으로 변화되거나, 또는 새로운 메뉴 또는 스크린이 디스플레이되어, 라이트 펜과 디스플레이 스크린 사이의 통신을 확인시킨다. 키보드, 마우스 또는 다른 지시 또는 통신 장치와 같은 다른 장치들도 라이트 펜(50b) 대신에 또는 부가하여 사용되어 사용자가 제어기(34)와 통신하도록 할 수 있다.
막의 증착 공정은 제어기(34)에 의해 수행되는 컴퓨터 프로그램 제품을 사용하여 실행될 수 있다. 컴퓨터 프로그램 코드는 임의의 통상적인 컴퓨터 판독가능 프로그래밍 언어로 기록될 수 있다: 예를 들어, 68000 어셈블리 언어, C, C++, 파스칼, 포트란 등이다. 통상의 텍스트 에디터를 사용하여 적절한 프로그램 코드가 단일 파일 또는 다수의 파일로 입력되고, 컴퓨터의 메모리 시스템과 같은 컴퓨터 이용가능 매체에 저장 또는 삽입된다. 입력된 코드 텍스트가 고급 언어로 작성되면, 코드는 컴파일되고, 이어서 결과적 컴파일러 코드는 예비컴파일된 WindowsTM 라이브러리 루틴의 목적 코드와 링크된다. 링크 및 컴파일된 목적 코드를 실행시키기 위해서, 시스템 사용자는 목적 코드를 호출하여 컴퓨터 시스템이 그 코드를 메모리에 로드하게 한다. 다음, CPU는 코드를 판독하고 실행시켜 프로그램에서 식별된 태스크를 수행한다.
도 1F는 특정 실시예에 따른 시스템 제어 소프트웨어, 컴퓨터 프로그램(70)의 계층적 제어 구조의 예시적인 블록 다이어그램이다. CRT 모니터 상에 디스플레이된 메뉴 또는 스크린에 응답하여, 사용자는 라이트 펜 인터페이스를 사용하여 공정 세트 번호와 처리 챔버 번호를 공정 선택기 서브루틴(73)에 넣는다. 공정 세트는 특정 공정을 수행하는데 필요한 공정 파라미터의 예정된 세트이며, 예정된 세트 번호에 의해 식별된다. 공정 선택기 서브루틴(73)은 원하는 공정을 수행하기 위해 처리 챔버를 작동시키는데 필요한 (i) 원하는 처리 챔버와 (ii) 원하는 공정 파라미터의 세트를 식별한다. 특정 공정을 수행하기 위한 공정 파라미터는 예를 들어, 처리 가스 조성, 유속, 온도, 압력, RF 전력 레벨과 RF 저주파수와 같은 플라즈마 조건, 냉각 가스 압력, 및 챔버 벽 온도와 같은 공정 조건과 관련된다. 이들 파라미터들은 레시피 형태로 사용자에게 제공되어, 라이트 펜/CRT 모니터 인터페이스를 사용하여 입력된다.
공정을 모니터링하기 위한 신호는 시스템 제어기의 아날로그 및 디지털 입력 보드에 의해 제공되고, 공정을 제어하는 신호는 CVD 시스템(10)의 아날로그 및 디지털 출력 보드에 출력된다.
공정 시퀀서 서브루틴(75)은 공정 선택기 서브루틴(73)으로부터 식별된 챔버 및 공정 파라미터 세트를 허용하고, 다양한 처리 챔버의 동작을 제어하는 프로그램 코드를 포함한다. 다수의 사용자들이 공정 세트 번호와 처리 챔버 번호를 입력할 수도 있고, 한 사용자가 다수의 공정 세트 번호와 처리 챔버 번호를 입력할 수도 있으므로, 시퀀서 서브루틴(75)은 원하는 시퀀스로 선택된 공정을 계획하도록 동작한다.
바람직하게, 시퀀서 서브루틴(75)은 (i) 챔버가 사용되고 있는지를 검출하기 위해 처리 챔버의 작동을 모니터링 하는 단계, (ii) 사용되고 있는 챔버에서 어떤 공정이 수행되고 있는지를 검출하는 단계, 및 (iii) 처리 챔버의 유용성과 수행될 공정 형태에 기초해 원하는 공정을 수행하는 단계를 수행하는 프로그램 코드를 포함한다. 폴링(polling)과 같이, 처리 챔버를 모니터링하는 통상의 방법이 사용될 수 있다. 어떤 공정이 수행될지를 계획할 때, 시퀀서 서브루틴(75)은 선택된 공정을 위한 원하는 공정 조건, 또는 각각의 특정 사용자가 입력한 요구조건의 "에이지(age)", 또는 시스템 프로그래머의 계획 순서를 결정을 포함시키는데 바람직한 임의의 다른 관련 요인과 비교하여 사용중인 처리 챔버의 현재의 조건을 고려한다.
일단 시퀀서 서브루틴(75)이 다음 수행될 처리 챔버와 공정 세트 조합을 결정하면, 시퀀서 서브루틴(75)은 시퀀서 서브루틴(75)에 의해 결정된 공정 세트에 따라 처리 챔버(15)에서의 다수의 처리 태스크를 제어하는 챔버 매니저 서브루틴(77a-c)으로 특정 공정 파라미터 세트를 통과시킴으로써 공정 세트의 실행을 초기화한다. 예를 들면, 챔버 매니저 서브루틴(77a)은 처리 챔버(15)에서 스퍼터링과 CVD 공정 동작을 제어하는 프로그램 코드를 포함한다. 또한 챔버 매니저 서브루틴(77)은 선택된 공정 세트를 수행하는데 필요한 챔버 부품의 작동을 제어하는 다양한 챔버 부품 서브루틴의 실행을 제어한다.
챔버 부품 서브루틴의 예에는 기판 위치설정 서브루틴(80), 처리 가스 제어 서브루틴(83), 압력 제어 서브루틴(85), 히터 제어 서브루틴(87), 및 플라즈마 제어 서브루틴(90)이 있다. 당업자는 처리 챔버(15)에서 어떤 공정이 수행되는가에 따라 다른 챔버 제어 서브루틴이 포함될 수 있다는 것을 쉽게 알 수 있을 것이다. 동작시, 챔버 매니저 서브루틴(77a)은 수행되는 특정 공정 세트에 따라 공정 부품 서브루틴을 선택적으로 계획 또는 호출한다. 시퀀서 서브루틴(75)이 다음 수행될 처리 챔버(15)와 공정 세트를 계획하는 것처럼 챔버 매니저 서브루틴(77a)은 공정 부품 서브루틴을 계획한다. 전형적으로, 챔버 매니저 서브루틴(77a)은 다양한 챔버 부품을 모니터링하는 단계, 수행될 공정 세트에 대한 공정 파라미터를 기초로 동작하는데 필요한 부품을 결정하는 단계, 및 모니터링 단계와 결정 단계에 응답하여 챔버 부품 서브루틴의 실행을 일으키는 단계를 포함한다.
이제 특정 챔버 부품 서브루틴의 동작을 도 1F와 관련하여 설명한다. 기판 위치설정 서브루틴(80)은 기판을 페데스탈(12)위에 장착하고, 선택적으로, 기판과 가스 분배 매니폴드(11) 사이의 간격을 제어하기 위해 기판을 챔버(15)의 원하는 높이로 상승시키는데 사용되는 챔버 부품을 제어하기 위한 프로그램 코드를 포함한다. 기판이 처리 챔버(15)속으로 장착될 때, 페데스탈(12)은 기판을 수용하도록 하강한 후, CVD 공정 동안 기판이 가스 분배 매니폴드로 제 1 거리 또는 간격을 유지하도록 하기 위해 페데스탈(12)은 챔버내에서 원하는 높이로 상승된다. 동작시, 기판 위치설정 서브루틴(80)은 챔버 매니저 서브루틴(77a)으로부터 전달된 지지 높이에 관련된 공정 파라미터 세트에 응답하여 페데스탈(12)의 움직임을 제어한다.
처리 가스 제어 서브루틴(83)은 처리 가스 조성과 유속을 제어하는 프로그램 코드를 갖는다. 처리 가스 제어 서브루틴(83)은 안전 차단 밸브의 개/폐 위치를 제어하고, 또한 원하는 가스 유속을 얻기 위해 질량 흐름 제어기를 램프 업/다운(ramp up/down)한다. 처리 가스 제어 서브루틴(83)은 모든 챔버 부품 서브루틴들이 그러하듯이 챔버 매니저 서브루틴에 의해 호출되며, 챔버 매니저 서브루틴으로부터 원하는 가스 유속에 관련된 공정 파라미터를 수신한다. 전형적으로, 처리 가스 제어 서브루틴(83)은 가스 공급 라인을 개방하고 (i) 필요한 질량 흐름 제어기를 판독하고, (ii) 챔버 매니저 서브루틴(77a)으로부터 수신된 원하는 유속과 판독치를 비교하고, (iii) 필요에 따라 가스 공급 라인의 유속을 조절하는 것을 반복함으로써 작동된다. 또한, 처리 가스 제어 서브루틴(83)은 불안전한 속도에 대한 가스 유속을 모니터링하고 불안전한 조건이 검출되는 경우 안전 차단 밸브를 동작시키는 단계를 포함한다.
일부 공정에 있어서, 헬륨 또는 아르곤과 같은 불활성 가스가 챔버내 압력을 안정시키기 위해, 반응성 처리 가스가 주입되기 전에 챔버(15)속에 유입된다. 이들 공정에 있어서, 처리 가스 제어 서브루틴(83)은 챔버의 압력을 안정시키는데 필요한 시간 동안 불활성 가스를 챔버(15)속으로 유입시키는 단계를 포함하도록 프로그램되며, 다음 상기 설명된 단계가 수행된다. 부가적으로, 처리 가스가 예를 들어, 테트라에틸오르토실레인("TEOS")과 같은 액체 전구체로부터 기화될 때는, 처리 가스 제어 서브루틴(83)은 버블러 어셈블리내의 액체 전구체를 통해 헬륨과 같은 전달 가스를 버블링하는 단계, 또는 헬륨이나 질소와 같은 캐리어 가스를 액체 주입 시스템으로 주입하는 단계를 포함하도록 기록된다. 버블러가 이런 형태의 공정에 사용되는 경우, 처리 가스 제어 서브루틴(83)은 원하는 처리 가스 유속을 얻기 위해 전달 가스의 흐름, 버블러 내의 압력, 및 버블러 온도를 조정한다. 상기 논의된 바와 같이, 원하는 처리 가스 유속은 처리 가스 제어 서브루틴(83)에 공정 파라미터로서 전달된다. 게다가, 처리 가스 제어 서브루틴(83)은, 주어진 처리 가스 유속에 대해 필요한 값을 포함하는 저장 테이블을 액세스함으로써, 원하는 처리 가스 유속에 대한 필요 전달 가스 유속, 버블러 압력, 및 버블러 온도를 얻는 단계를 포함한다. 일단 필요한 값들이 얻어지면, 전달 가스 유속, 버블러 압력 및 버블러 온도가 모니터되고, 필요한 값들과 비교되어, 이에 따라 조정된다.
압력 제어 서브루틴(85)은 챔버의 배출 시스템에 있는 트로틀 밸브의 구멍 크기를 조절함으로써 챔버(15)내의 압력을 제어하는 프로그램 코드를 포함한다. 트로틀 밸브의 구멍의 크기는 배출 시스템에 대한 전체 처리 가스 흐름, 처리 챔버의 크기, 그리고 펌핑 세트포인트 압력과 관련하여 원하는 레벨로 챔버의 압력을 제어하도록 설정된다. 압력 제어 서브루틴(85)이 호출될 때, 원하는 또는 목표 압력 레벨은 챔버 매니저 서브루틴(77a)으로부터 파라미터로서 수신된다. 압력 제어 서브루틴(85)은 챔버에 연결된 하나 이상의 통상적인 압력 나노미터를 판독함으로써 챔버(15)의 압력을 측정하고, 측정값(들)을 목표 압력과 비교하고, 목표 압력에 대응하는 저장된 압력 테이블로부터 PID(비례, 적분, 그리고 미분)값을 얻고, 그리고 압력 테이블로부터 얻은 PID 값에 따라 트로틀 밸브를 조절하도록 작용한다. 선택적으로, 압력 제어 서브루틴(85)은 챔버를 원하는 압력으로 조절하기 위해 트로틀 밸브를 특정 구멍 크기로 열거나 닫도록 작성될 수도 있다.
히터 제어 서브루틴(87)은 기판(20)을 가열하는데 사용되는 가열 유니트에서 전류를 제어하는 프로그램 코드를 포함한다. 히터 제어 서브루틴(87)은 챔버 매니저 서브루틴(77a)에 의해 호출되고, 목표 또는 세트포인트 온도 파라미터를 수신한다. 히터 제어 서브루틴(87)은 페데스탈(12)에 위치한 열전대(thermocouple)로부터의 출력 전압을 측정함으로써 온도를 측정하고, 측정된 온도를 세트포인트 온도와 비교하고, 세트포인트 온도를 얻기 위해 가열 유니트에 인가된 전류를 증가 또는 감소시킨다. 온도는 저장된 변환 테이블의 대응하는 온도를 찾아봄으로써 또는 4차 다항식을 사용하여 계산함으로써 측정된 전압으로부터 얻어진다. 내장된 루프가 페데스탈(12)을 가열하기 위해 사용될 때, 히터 제어 서브루틴(87)은 루프에 인가된 전류의 램프 업/다운을 점진적으로 제어한다. 게다가, 공정 안전 컴플라이언스(compliance)를 감지하기 위해 내장형 안전 모드가 포함될 수 있으며, 내장 안전 모드는 처리 챔버(15)가 적절히 셋업되지 않은 경우 가열 유니트의 작동을 정지시킬 수 있다.
플라즈마 제어 서브루틴(90)은 챔버 내의 처리 전극에 인가된 저주파 및 고주파 RF 전력 레벨을 세팅하고, 사용되는 저주파수의 RF 주파수를 세팅하기 위한 프로그램 코드를 포함한다. 앞서 설명된 챔버 부품 서브루틴과 유사하게, 플라즈마 제어 서브루틴(90)은 챔버 매니저 서브루틴(77a)에 의해 호출된다.
반응기에 대한 상기 설명은 주로 예시적 목적에 의한 것이므로, 예를 들어 전자 사이클로트론 공명(ECR) 플라즈마 CVD 장치, 유도 결합된 RF 고밀도 플라즈마 CVD 장치 등의 다른 플라즈마 CVD 장치도 사용될 수 있다. 게다가, 페데스탈 디자인, 히터 디자인, RF 전력 주파수, RF 전력 접속부의 위치 등에서의 변화와 같이, 상기 개시된 시스템의 변화도 가능하다. 예를 들어, 웨이퍼는 서셉터에 의해 지지되고 석영 램프에 의해 가열될 수도 있다. 본 발명에서의 층과 상기 층을 형성하는 방법은 임의의 특정 장치 또는 특정 플라즈마 여기 방법으로 한정되지 않는다.
III. 안정한 FSG 층의 증착
본 발명에 따른 절연층을 형성하기 위해, 웨이퍼는 진공-록 도어를 통해 챔버(15)에 장착되며, 페데스탈(12)상에 위치된다(도 2A, 단계 200). 다음 페데스탈은 처리 위치(14)로 이동된다(단계 205). 처리 위치(14)에서, 웨이퍼는 가스 분배 매니폴드(11)로부터 약 300-600 mils 정도 떨어져 위치된다.
일단 웨이퍼가 적절히 위치되면, 웨이퍼와 페데스탈은 약 200-450℃의 온도로 가열되고, 처리 가스는 가스 분배 매니폴드로부터 처리 챔버 속으로 주입된다(단계 210 과 215). 처리 가스는 불소 가스 소스로서 SiF4를, 실리콘 가스 소스로서 SiH4를, 산소 소스로서 N2O를, 그리고 질소 소스로서 N2를 포함하는 혼합물이다.
SiH4는 약 10-30 sccm의 낮은 유량으로, 그리고 약 450-500 sccm의 높은 유량으로 처리 챔버속에 주입된다. SiF4는 약 5-15sccm의 낮은 유량으로, 그리고 약 800-1000sccm의 높은 유량으로 처리 챔버내로 주입된다. N2O는 약 10-30 sccm의 낮은 유량으로, 그리고 약 3800-4000 sccm의 높은 유량으로 처리 챔버속으로 주입된다. N2는 약 100-300 sccm의 낮은 유량으로, 그리고 약 2700-3000 sccm의 높은 유량으로 처리 챔버속으로 주입된다. 또한, 헬륨(He)이 캐리어 가스로서 사용될 수 있다. 사용된다면, He는 약 10-30 sccm의 낮은 유량으로, 그리고 약 2700-3000 sccm의 높은 유량으로 처리 챔버속으로 주입된다. 물론, 상기 가스들은 전술한 높은 유량과 낮은 유량 사이의 유량으로 챔버속으로 주입될 수 있다.
N2 대 SiF4의 바람직한 비율은 약 4-5:1 사이이며, 약 4.4:1 값이 바람직하다. N2 대 SiH4의 바람직한 비율은 약 3.2-4.5:1 사이이며, 약 3.8:1의 값이 바람직하다. 게다가, N2 대 N2O의 바람직한 비율은 약 1:1-3 사이이며, 약 1:2의 값이 바람직하다.
챔버는 약 1-6torr의 압력으로 유지되며(단계 220), 처리 가스는 약 100-2000W에서 단일 RF 전원장치(13.56MHz)를 사용하여 플라즈마 상태로 여기 된다(단계 225). 공정의 증착 속도는 적어도 약 1.5 ㎛/min이다. 이러한 빠른 증착 속도의 공정 결과로 감소된 유전상수를 갖는 안정한 절연막이 생성된다.
처리 가스의 모든 구성요소가 동시에 주입되는 단계(215)에 대해 선택적으로, 본 발명의 바람직한 실시예에서는 구성요소가 주입되는데 있어 엄격한 순서를 채택한다. 본 실시예에서는, SiF4는 단계(215)에서 도입되지 않고, 대신에, 웨이퍼가 원하는 공정 온도로 가열되었을 때 도입되는데, 이는 RF 전력이 플라즈마에 인가되는 경우 단계(225)에 대응한다. 이러한 공정 시퀀스는 플라즈마가 발생하기 전에 일어날 수 있는 SiF4와 SiH4 사이의 반응을 최소화시켜, 플라즈마의 발생 전에 HF가 형성되는 것을 방지한다. 비록 증착과정 동안 (즉, 플라즈마가 발생된 후에) HF의 형성이 막에서의 자유 불소 또는 느슨하게 결합된 불소의 양을 감소시키는데 도움을 주지만, 플라즈마가 발생되기 전에 형성된 HF는 플라즈마가 발생될 때 분극화될 수 있다. 분극화되면, HF는 막상에 잔류물을 형성하여 막의 안정성 및 접착 특성에 영향을 미치게 된다. 따라서, 상기 공정 시퀀스는 막상에서의 HF 잔류물의 형성을 소거시킴으로써 막의 품질과 안정성을 더욱 향상시킨다.
도 2B를 참조하면, 본 발명의 방법의 바람직한 실시예에서, 증착 공정은 4 단계를 포함한다. 도시된 바와 같이, 첫 번째 공정 단계는 안정화 단계(250)이며, 이는 도 2A의 단계 (210) 내지 (220)를 포함한다. 안정화 단계(250)의 다음은 증착 단계(260)인데, 이는 도 2A의 단계(225)와 막의 증착을 포함한다. 통상의 방법에서, 증착 단계(260) 다음에는 펌핑오프(pumping-off)단계가 오는데, 이 단계에서 RF 전력이 꺼지고, 챔버로의 가스 흐름이 중단되고, 챔버내의 가스는 챔버 밖으로 배출된다. 그러나, 본 발명의 방법의 바람직한 실시예에 따르면, 종료 단계(270)는 펌핑오프 단계(280)에서 챔버속으로 다른 가스 흐름을 중단시키는데 2-3초 앞서 처리 챔버속으로 SiF4의 흐름을 중단시킨다. 테스트는 이 방법으로 증착된 소정의 FSG막들이 적어도 700℃로 가열되는 경우 불소, HF, 또는 H2O의 탈가스화가 없다는 것을 나타낸다.
다른 가스 흐름을 중단시키기 이전에 챔버속으로의 SiF4 흐름을 중단시키는 것은 막의 표면상에서 느슨하게 결합된 불소의 형성을 감소시켜, 증착되는 FSG 막의 안정성을 더욱 향상시킨다. 상기 설명된 증착 방법에 따라 적어도 450℃ 또는 700℃에 이르는 온도에서 불소, HF, 또는 H2O의 심각한 탈가스화가 나타나지 않으면서 본 발명에 따라 증착된 FSG막 및 할로겐이 도핑된 다른 실리콘 산화막은 적어도 7원자%에 이르는 SiF(SiF결합 대 SiF+SiO결합의 최고 비율의 퓨리에 변환 적외선(FTIR) 분광기 사용에 의해 측정)를 포함할 수 있고, SIMS를 사용한 측정에 의하면 적어도 16원자%까지의 불소를 함유할 수도 있다. 금속 절연체 반도체(MIS)구조에서 1MHz에서 C-V 곡선에 의한 측정에 따르면 막의 유전상수는 약 3.3-3.5이고, 공정의 증착 속도는 일반적으로 1.5-1.8 ㎛/min이다.
도 2C는 도핑 효율, 증착 속도, 및 막의 품질에 대한 공정의 다양한 파라미터의 효과를 나타낸다. 압력이 증가함에 따라, 도핑 효율 및 막 품질은 향상되지만 증착 속도는 감소된다는 것을 알 수 있다. 기판과 가스 분배 센터 사이의 간격이 증가함에 따라 도핑 효율은 증가하는 반면 증착 속도 및 막 품질은 감소된다. 높은 RF 전력의 증가는 도핑 효율, 증착 속도, 그리고 막 품질 증가에 해당한다. 대조적으로, 낮은 RF 전력에서의 증가는 막에 아무런 영향을 미치지 않는다. 이것은 낮은 RF 전력이 SiF4 결합을 붕괴시키는데 영향을 미치지 못하기 때문이다. 따라서, 본 발명은 오직 높은 RF 전력만을 사용한다.
또한, 도 2C는 온도의 증가가 도핑 효율, 증착 속도, 및 막 품질의 향상에 대응한다는 것을 보여준다. 또한, SiF4의 흐름이 증가함에 따라 도핑 효율이 증가되는데 이는 더 많은 불소가 도입되기 때문이다. 증착 속도는 영향을 받지 않고(증가된 불소 함량이 더 이상 막을 에칭하지 않기 때문에, SiF4가 빠른 증착 속도 공정에 적합하다는 것을 보여줌), 막 품질은 떨어진다(불소 함량의 감소에 따라 안정도 감소). 도시된 바와 같이, SiH4 또는 N2O의 증가는 증착 속도 증가에 해당한다. 그러나, 도핑 효율과 막 품질은 떨어진다. 따라서, 공정에 N2를 첨가하는 것은 N2흐름 증가에 따라 막 품질이 향상되기 때문에 바람직하다. 증착 속도는 N2 흐름의 증가에 영향을 받지 않지만(N2가 불활성 가스이기 때문), 도핑 효율은 N2 흐름의 증가에 따라 감소된다.
비록 질소의 소스로서 N2가 바람직하지만, 암모니아(NH3) 같은 다른 질소 소스도 역시 자유 불소 또는 느슨하게 결합된 불소와 반응하는 처리 가스로 이용될 수 있다. NH3 내의 수소 역시 불소와 반응하여 HF를 형성하기 때문에, NH3는 N2 보다 효율적인 질소 소스라고 여겨진다. HF는 휘발성 가스이기 때문에, 증착 도중 그리고 증착이 완료된 후에, NF2 및 NF3와 함께 챔버로부터 방출될 수 있다. NO 결합을 깨뜨리는데 비교적 많은 양의 에너지가 필요하기 때문에, N2O는 덜 바람직한 질소 소스라고 여겨진다. NF2 또는 NF3를 형성하기 위해 불소와의 반응에서 N2 결합을 깨뜨리는데 더 작은 에너지가 요구된다.
가장 바람직한 실시예에서는, 매우 안정한 FSG 막이 다음의 바람직한 조건에 따라 증착된다 : 챔버 압력은 3.7 torr로 유지되고, 페데스탈과 가스 분배 센터 사이의 거리는 400 mil이고, SiH4는 260 sccm의 유량으로 챔버속으로 주입되고, N2O는 3000 sccm의 유량으로 챔버속으로 주입되고, N2는 1000 sccm의 유량으로 챔버속으로 주입되고, He는 1000sccm의 유량으로 챔버속으로 도입된다. 다음 처리 가스는 1500 W의 높은 RF 전력을 사용하여 플라즈마 상태로 여기되고, SiF4는 225 sccm의 유량으로 챔버속으로 주입된다.
본 발명의 FSG 막 및 할로겐이 도핑된 다른 실리콘 산화막의 물리적 특성과, 낮은 유전율, 빠른 증착 속도와 높은 안정성은, 상기 막들이 HDP CVD를 위한 캡층 또는 IMD층에서의 스핀-온-글래스(spin-on-glass, SOG) 낮은 k 갭 충진층(low k gap fill layer), 및 다마신 공정에서의 절연층으로서 특히 유용하게 한다. 이제 도 3A를 참조하면, 본 발명에 따라 캡층으로서 증착된 절연층(300)이 도시되어 있다. 절연층(300)은 고밀도 플라즈마(HDP)층(320) 위에 증착되는 것으로 도시된다. 논의된 바와 같이, 절연층(300)은 안정하고, 좋은 접착성과 낮은 유전율을 가지며, 빠른 증착 속도로 증착된다. 따라서, 절연층은 티타늄층을 포함하여 순차적으로 증착되는 금속층이 캡층 위에 증착되는 IMD 캡층으로서 높은 처리량 공정에 사용하는 것이 바람직하다. 이러한 층에 대해서는 높은 안정성이 요구되고 이는 층속의 불소가 금속층과 반응할 수 있기 때문이다. 이러한 분야에서 절연층(300)의 갭충진 능력은 HDP층(320)이 좋은 갭 충진 능력을 가지기 때문에 중요하지는 않다.
HDP-CVD 반응기에서, 매우 낮은 압력 조건(millitorr 범위) 하에서 플라즈마를 발생시키기 위해 유도적으로 결합된 코일들이 사용된다. 이러한 HDP-CVD 반응기에 의해 발생된 플라즈마는 표준의 용량성 결합된 PECVD 플라즈마의 이온 밀도보다 약 2 차수(order)(또는 그 이상) 큰 이온 밀도를 갖는다. HDP-CVD 반응기에 사용되는 저압 챔버는 긴 평균 자유 행정을 갖는 활성 종(species)을 제공하는 것으로 여겨진다. 이는 플라즈마의 밀도와 함께, 상당한 수의 플라즈마 성분이 깊고 극소한 간격의 갭의 하부 부분까지 이르게 하여, 뛰어난 갭 충진 특성을 갖는 막을 증착하게 하는 요인이 된다. 또한, 아르곤 또는 이와 유사한 중량의 불활성 가스가 반응 챔버속으로 주입되어 증착과정 동안 스퍼터링(sputtering)을 촉진시켜 준다. HDP 증착의 스퍼터링 엘리먼트가 충진되는 갭의 측면상의 증착물을 에칭하여, 또한 HDP-증착 막의 갭 충진의 증가에 기여하는 것으로 여겨진다.
유사하게, 도 3B에 도시된 바와 같이, 절연층(300)은 또한 낮은 k의 SOG막 위에 캡층으로서 증착될 수 있다. 도시된 바와 같이, 낮은 k의 SOG막은 다음의 단계를 따라 증착된다 : 낮은 k의 액체 유리막이 금속 라인들 사이의 폭이 좁은 갭을 채우기 위해 금속 라인들 위로 부어지고, 동일평면상의 액체막을 만들기 위해 회전된다. 다음, 막은 경화되도록 구워지고, 금속 라인 상의 낮은 k의 SOG층(330) 부분은 막이 경화된 후에 에칭된다. 절연층(300)은 층(330)이 에칭된 후에 금속 라인 위에 캡층으로서 증착되어, 절연층(300)의 갭 충진 능력은 중요하지 않다. 절연층(300)이 보다 안정화되기 때문에 낮은 k의 SOG층(330) 위에 상기 절연층(300)이 IMD층으로 바람직하다. 자연 상태에서는 액체인 낮은 k의 SOG층(330)은 비록 경화되도록 구워졌지만 절연층(300)보다 더 많은 수분을 포함한다.
또다른 실시예에서, 본 발명의 FSG층은 다마신 공정에서의 절연층(300)으로서 사용될 수도 있다. 도 3C를 참조로, 다마신 공정에서, 먼저 절연층(300)이 먼저 증착되고 순차적으로 에칭되어, 금속층(340)이 절연층(300)의 에칭된 부분 및 에칭되지 않은 부분 위에 증착될 수 있다. 다음, 금속층(340)이 에칭되어 금속 라인(340)을 형성한다. 도 3D에 도시된 바와 같이, 절연층(300)이 금속 라인(340) 위에 캡층으로서 증착될 수 있다. 선택적으로, 추가의 금속층의 증착이 이루어지도록 중간 절연층이 순차적으로 에칭될 수 있다.
도 4A-4L은 절연층에서의 불소 농도 증가가 층의 안정성에 미치는 영향을 보여주는 테스트 결과이다. 막내의 불소 함량은 막의 굴절률(RI)을 사용하여 모니터될 수 있다. 막의 RI가 높을수록 막의 불소 함량이 낮다. 도 4A는 서로 다른 SiF4 흐름 하에서 증착된 상이한 FSG층에 대한 퓨리에 변환 적외선(FTIR) 스펙트럼을 도시하고 있다. 도 4B는 FSG막의 RI를 SiF4 흐름의 함수로서 도시하고, SiF4 흐름을 FTIR 최고 비율과 상호 관련시키고 있다.
도 4B에 도시된 바와 같이, FSG막의 RI는 불소 흐름이 증가함에 따라 감소하는데, 이는 막의 불소 함량의 증가로 해석된다. 도 4A와 4B에서 볼 수 있는 것처럼, 막의 불소 함량을 나타내는 SiOF 최고치는 SiF4 흐름이 100 sccm에서 400 sccm으로 증가함에 따라 증가되었다. 바람직하지 않은 자유 불소 또는 느슨하게 결합된 불소는 스펙트럼에서 SiF2 최고치의 존재에 의해 감지될 수 있다. 도 4A-4B는 상기 설명된 조건하에서 SiF2의 존재 없이 막속에 도핑될 수 있는 불소 양의 최대치는 7원자%임을 FTIR 최고 비율에 의해 보여주는데, 이는 1.406의 RI값 및 약 230 sccm의 SiF4 흐름에 대응된다.
FSG막속으로 불소를 도핑하는데 대한 전력, 챔버 압력, 및 SiF4 흐름의 영향은 다음의 조건하에서 준비된 1㎛ 두께의 샘플막에 근거하여 연구되었다 : 챔버 압력은 약 3.7 torr에서 유지되고, 가스 분배 센터로부터 페데스탈의 간격은 약 400 mil이고, SiH4는 약 260 sccm의 유량으로 챔버속으로 주입되고, N2O는 약 3000 sccm의 유량으로 챔버속에 주입되고, N2는 약 1000 sccm의 유량으로 챔버속에 주입되고, 처리 가스는 약 1500W의 높은 RF 전력에서 플라즈마 상태로 여기된다. SiF4가 챔버 속으로 주입되는 유량은 100 내지 300 sccm에서 변화되며, 전력은 700에 내지 1500 W에서 변화되며, 챔버 압력은 3.5 내지 5 torr에서 변화된다.
도 4C는 막의 불소 함량을 전력과 SiF4 흐름의 함수로 보여준다. 도시된 바와 같이, SiF4 흐름과 전력이 증가됨에 따라 막의 RI는 감소되었고, 따라서 SiF4 흐름과 전력이 증가됨에 따라 막의 불소 함량은 증가되었다.
도 4D는 막의 불소 함량을 압력과 SiF4 흐름의 함수로 보여준다. 도시된 바와 같이, SiF4 흐름과 압력이 증가됨에 따라 막의 RI는 감소되었으나, 전력과는 달리 이 관계는 직선이 아니다. 약 250 sccm의 SiF4 흐름에서, 불소 함량은 포화되어 불소 흐름에 관계없이 거의 일정하다.
도 4E는 세척실에서 14일 동안 두었을 때 1㎛ 막의 RI와 스트레스를 보여준다. 막의 RI와 스트레스가 비교적 일정하게 유지되기 때문에, 막이 안정하다는 것을 보여준다.
도 4F는 30분간 물 속에서 끓은 후의 막의 FTIR 스펙트럼을 보여준다. 물 테스트 이후의 FTIR 스펙트럼이 H-O-H 결합을 형성하지 않는다는 것을 나타내기 때문에, 스펙트럼은 막이 안정하다는 것을 보여주는 것이다.
도 4G는 막을 끓은 물 테스트를 거친후, N2가 있을 때 증착된 막과 N2가 없이 증착된 막의 안정성을 대조하고 있다. 도시된 바와 같이, N2 없이 증착된 막은 그 FTIR 스펙트럼이 약 3350 cm-1에서 H-O-H 결합이 형성되는 것을 보여주므로 불안정하다. 따라서, 도 4G는 N2의 사용이 막의 안정성을 더욱 향상시킨다는 것을 확인하고 있다.
도 4H는 막이 450℃에서 30분간 어닐링을 거치기 전과 후의 막의 FTIR을 도시하고 있다. 어닐링 테스트는 통합 공정의 호환성을 위해 행해졌다. 도 4H에 도시된 바와 같이, Si-O-F 최고치는 변하지 않았다. 즉, 막의 불소 함량이 감소되지 않았다. 따라서, 막은 안정하다.
게다가, 어떤 온도에서 막내의 불소가 탈가스화되기 시작하는지를 측정하기 위해, 열 파괴 스펙트럼(thermal desorption spectra, TDS)이 수행되었다. 도 4I는 종료 단계(270) 없이 증착된 막의 TDS를 보여준다. 도시된 바와 같이, HF는 500℃에서 탈가스화가 시작되는데 반해 불소는 475℃에서 탈가스화가 시작되었다. 종료단계(270)가 있는 상태에서 증착된 막의 TDS를 보여주는 도 4J에 도시된 바와 같이, 불소와 HF는 약 700℃까지 탈가스화가 시작되지 않았다. 14일 후에 얻어진 TDS도 동일한 결과를 나타내기 때문에, 이는 증착된 FSG 막이 안정하다는 것을 나타낸다.
본 발명에 따라 증착된 막은 또한 우수한 접착 특성을 가진다. 언급된 대로, 종료 단계(270)는 막의 표면상에서 느슨하게 결합된 불소를 감소시킨다. 따라서, 막은 예를 들어, 알루미늄, 티타늄, 티타늄 질화물, 텅스텐, 및 유전체 비반사 코팅을 포함하는 다양한 금속 및 유전체층에 잘 부착된다. 도 4K는 증착 직후, 30분간 물에서 끓인 후, 그리고 3일후에 찍은 웨이퍼 알루미늄 패턴의 사진을 예시하고 있다. 도시된 바와 같이, 막은 물에서 30분간 끓여졌지만 3일 후에도 부식, 균열, 벗겨짐을 보이지 않으므로 우수한 접착 특성을 갖고 있다.
마지막으로, 막 전체에 걸친 불소 양을 측정하기 위해, 막의 RI값, SiOF/SiO 최고 비율, 및 SIMS를 사용하여 막내에 도핑된 불소량의 균일성이 측정되었다. 도 4L에서 도시된 바와 같이, 막 전체에 걸친 불소 함량은 16원자%에서 일정하였다. 따라서, 이 테스트는 막의 불소 함량이 막 전체에 걸쳐 일정하다는 것을 보여준다. 이것은 결국 막의 유전상수가 막 전체에 걸쳐 일정하다는 것을 나타낸다.
상기 논의된 다양한 가스 주입 유량에 대한 모든 공칭값은 어플라이드 머티어리얼스에 의해 제조된, 200mm의 웨이퍼에 대해 마련된 저항 가열된 DxZ 챔버에 근거한 것이다. 다른 체적의 챔버 또는 다른 제조자에 의해 제조된 챔버는 이와는 다른 가스 주입 유량을 나타낼 수 있다.
따라서, 본 발명의 방법은 상기 주어진 특정 변수에 의해 제한되지 않는다. 이 기술 분야에서 통상의 지식을 가진 자는 본 발명의 범주를 벗어남이 없이 다른 공정 조건과 다른 반응물 소스가 사용될 수 있다는 것을 알 것이다. 본 발명에 따라 절연층을 증착하는 다른 균등물이나 대안적 방법은 당업자에게는 명백할 것이다. 이들 균등물과 대안들은 본 발명의 범위 내에 포함된다.
본 발명은 단지 일례로서 실리콘 소스로서 SiF2를, 산소 소스로서 N2O를 사용하는 공정을 특정하여 예시하고 있지만, TEOS와 같은 다른 실리콘 소스나 O2, CO 등과 같은 다른 산소 소스를 사용하는 것도 가능하다. 그러므로, 본 발명의 범위는 상기 설명과 관련하여 결정될 것이 아니라, 대신에, 그 균등물의 전 범위와 함께, 첨부된 청구범위와 관련하여 결정되어야 한다.
본 발명에 따라 높은 불소 함량을 가지면서, 막의 안정성이 높은 막을 빠른 증착 속도로 증착할 수 있다.
도 1A 및 도 1B는 본 발명에 따른 화학적 기상 증착(CVD) 장치 실시예의 수직 단면도.
도 1C 및 도 1D는 도 1A에 도시된 CVD 챔버 일부의 개략적 확대도.
도 1E는 하나 이상의 챔버를 포함할 수 있는 멀티챔버(multichamber) 시스템에서의 시스템 모니터 및 CVD 시스템(10)의 간략도.
도 1F는 특정 실시예에 따른, 컴퓨터 프로그램(70) 및 시스템 제어 소프트웨어의 계층적 제어 구조의 예시적 블록도.
도 2A-2B는 본 발명에 따른 방법의 바람직한 실시예에 따라 절연층을 형성하는 공정 단계를 나타내는 흐름도.
도 2C는 도핑 효율, 증착 속도, 및 막 품질에 대한 다양한 공정 파라미터의 결과를 나타내는 챠트.
도 3A-3B는 본 발명에 따라 캡층으로 증착된 절연막의 간략화된 단면도.
도 3C-3D는 다마신 공정에서 본 발명에 따라 증착된 절연막의 간략화된 단면도.
도 4A-4L은 본 발명의 절연막의 안정성에 대한 불소 농도 증가의 효과를 나타내는 상이한 테스트 결과를 나타내는 도.
* 도면의 주요 부분에 대한 부호의 설명 *
11 : 가스 분배 매니폴드 12 : 받침대
15a : 챔버벽 15b : 챔버 리드 어셈블리
16 : 슬롯 구멍 17 : 충만실
42 : 차단판 44 : RF 전원장치
50a : CRT 모니터 50b : 라이트 펜

Claims (20)

  1. 기판 처리 챔버내의 기판상에서 할로겐이 도핑된 실리콘 산화물층을 증착하는 방법으로서,
    실리콘 소스, 산소 소스, 할로겐 소스, 및 질소 소스를 포함하는 처리 가스를 상기 챔버속에 주입하는 단계;
    상기 처리 가스로부터 플라즈마를 형성하는 단계; 및
    상기 할로겐 소스의 흐름을 중단시키고, 뒤이어 상기 실리콘 소스, 상기 산소 소스 및 상기 질소 소스의 흐름을 중단시켜, 상기 기판 상에 단일의 할로겐이 도핑된 실리콘 산화물막을 증착하는 단계를 포함하는 것을 특징으로 하는, 할로겐이 도핑된 실리콘 산화물층 증착 방법.
  2. 제 1 항에 있어서,
    상기 할로겐 소스는 불소 소스를 포함하는 것을 특징으로 하는, 할로겐이 도핑된 실리콘 산화물층 증착 방법.
  3. 제 2 항에 있어서,
    상기 실리콘 산화물층은 적어도 16원자%에 이르는 불소를 함유할 수 있는 것을 특징으로 하는, 할로겐이 도핑된 실리콘 산화물층 증착 방법.
  4. 제 2 항에 있어서,
    상기 실리콘 산화물층은 적어도 약 1.5 ㎛/min의 증착 속도로 상기 기판 상에 증착되는 것을 특징으로 하는, 할로겐이 도핑된 실리콘 산화물층 증착 방법.
  5. 제 2 항에 있어서,
    상기 실리콘 산화물층은 전체 약 3.3-3.5의 유전상수를 갖는 것을 특징으로 하는, 할로겐이 도핑된 실리콘 산화물층 증착 방법.
  6. 제 2 항에 있어서,
    상기 실리콘 산화물층은 불소의 탈가스화가 일어나기 이전에 적어도 475℃의 온도로 가열될 수 있는 것을 특징으로 하는, 할로겐이 도핑된 실리콘 산화물층 증착 방법.
  7. 제 2 항에 있어서,
    상기 챔버속으로 상기 불소 소스의 주입은, 상기 챔버 속으로의 다른 가스 흐름의 종료 2-3초 이전에 중단되어, 상기 실리콘 산화물층은 탈가스화가 일어나기 이전에 적어도 700℃의 온도까지 가열될 수 있는 것을 특징으로 하는, 할로겐이 도핑된 실리콘 산화물층 증착 방법.
  8. 제 2 항에 있어서,
    상기 처리 챔버에서 약 1-6 torr의 압력을 유지하는 단계;
    상기 기판을 약 200-450℃의 온도로 가열하는 단계; 및
    약 13.56 MHz의 주파수에서 약 100-2000 W의 고주파수 RF 전력으로 플라즈마를 형성하는 단계를 더 포함하는 것을 특징으로 하는, 할로겐이 도핑된 실리콘 산화물층 증착 방법.
  9. 제 2 항에 있어서,
    상기 불소 소스는 SiF4 가스를 포함하며 약 5-1000 sccm의 유량으로 상기 처리 챔버속에 주입되는 것을 특징으로 하는, 할로겐이 도핑된 실리콘 산화물층 증착 방법.
  10. 제 9 항에 있어서,
    상기 기판이 원하는 공정 온도에 도달함에 따라 상기 처리 챔버 속으로 상기 SiF4 가스가 주입되어, 상기 실리콘 산화물층의 품질 및 안정성을 보다 강화시키는 것을 특징으로 하는, 할로겐이 도핑된 실리콘 산화물층 증착 방법.
  11. 제 2 항에 있어서,
    상기 실리콘 소스는 SiH4를 포함하며 약 10-500 sccm의 유량으로 상기 반도체 처리 챔버속에 주입되는 것을 특징으로 하는, 할로겐이 도핑된 실리콘 산화물층 증착 방법.
  12. 제 11 항에 있어서,
    상기 산소 소스는 N2O를 포함하며 약 10-4000sccm의 유량으로 상기 처리 챔버 속에 주입되는 것을 특징으로 하는, 할로겐이 도핑된 실리콘 산화물층 증착 방법.
  13. 제 12 항에 있어서,
    상기 질소 소스는 N2 가스를 포함하며 약 10-3000sccm의 유량으로 상기 처리 챔버속에 주입되는 것을 특징으로 하는, 할로겐이 도핑된 실리콘 산화물층 증착 방법.
  14. 반도체 처리 챔버내의 기판상에서 낮은 유전상수를 갖는 FSG층을 빠른 증착 속도로 증착하는 방법으로서,
    상기 기판을 약 200-450℃의 온도로 가열하는 단계;
    SiF4, 산소 소스, SiH4, 및 N2를 포함하는 처리 가스를 상기 챔버속에 주입하는 단계;
    상기 챔버를 약 1-6 torr의 압력으로 유지하는 단계; 및
    상기 처리 가스로부터 플라즈마를 형성하여 상기 기판 상에 상기 FSG층을 증착하는 단계를 포함하는 것을 특징으로 하는, 빠른 속도로 FSG층을 증착하는 방법.
  15. 제 14 항에 있어서,
    HDP 갭 충진층을 증착하는 단계; 및
    상기 HDP층 위에 캡층으로서 상기 FSG층을 증착하는 단계를 더 포함하는 것을 특징으로 하는, 빠른 속도로 FSG층을 증착하는 방법.
  16. 제 14 항에 있어서,
    낮은 k의 SOG막을 증착하는 단계; 및
    상기 낮은 k의 SOG막 위에 캡층으로서 상기 FSG층을 증착하는 단계를 더 포함하는 것을 특징으로 하는, 빠른 속도로 FSG층을 증착하는 방법.
  17. 제 14 항에 있어서,
    상기 FSG막은 다마신 공정에서 절연막으로서 사용되도록 호환성이 있는 것을 특징으로 하는, 빠른 속도로 FSG층을 증착하는 방법.
  18. 제 14 항의 방법에 의해 형성된 FSG층을 포함하는 집적 회로.
  19. 반도체 처리 챔버내의 기판상에 낮은 유전상수를 갖는 FSG층을 빠른 속도로 증착하는 방법으로서,
    상기 기판을 약 200-450℃의 온도로 가열하는 단계;
    SiH4, 산소 소스, 그리고 N2를 포함하는 처리 가스를 상기 챔버속에 주입하는 단계;
    상기 챔버를 약 1-6 torr의 압력으로 유지하는 단계;
    상기 처리 가스와 SiF4 가스로부터 플라즈마를 형성하여 상기 기판상에 상기 FSG층을 형성하기 위해, 높은 RF 전력이 인가됨에 따라 상기 SiF4 가스를 상기 챔버 속으로 주입하는 단계; 및
    상기 챔버 속으로의 상기 처리 가스의 주입을 종결하기 적어도 2-3초 이전에 상기 챔버속으로의 SiF4 가스의 주입을 종결시키는 단계를 포함하는 것을 특징으로 하는, 빠른 속도로 FSG층을 증착하는 방법.
  20. 기판 처리 장치로서,
    처리 챔버;
    상기 처리 챔버에 처리 가스를 전달하도록 구성된 가스 전달 시스템;
    상기 처리 가스로부터 플라즈마를 형성하도록 구성된 플라즈마 발생 시스템;
    상기 가스 전달 시스템과 상기 플라즈마 발생 시스템을 제어하도록 구성된 제어기; 및
    상기 제어기에 접속된 메모리 - 상기 메모리는 상기 처리 챔버내에 배치된 기판상에 단일의 할로겐이 도핑된 실리콘 산화물층을 증착하도록, 상기 기판 처리 장치의 동작을 지시하는 컴퓨터-판독가능 프로그램이 내장된 컴퓨터-판독가능 매체를 포함함 - 를 포함하며,
    상기 컴퓨터-판독가능 프로그램은,
    할로겐 소스, 실리콘 소스, 질소 소스, 및 산소 소스가 상기 기판 처리 챔버속에 주입되도록 상기 가스 전달 시스템을 제어하는 컴퓨터 명령들;
    상기 처리 가스로부터 플라즈마가 형성되도록 상기 플라즈마 발생 시스템을 제어하는 컴퓨터 명령들; 및
    상기 할로겐 소스의 흐름을 중단되고, 뒤이어 상기 실리콘 소스의 흐름, 상기 산소 소스의 흐름 및 상기 질소 소스의 흐름이 중단되도록 상기 가스 전달 시스템을 제어하는 컴퓨터 명령들을 포함하는 것을 특징으로 하는, 기판 처리 장치.
KR1019980014119A 1997-04-21 1998-04-21 빠른증착속도로할로겐이도핑된실리콘산화물층을증착하는방법및장치 KR100550419B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US08/837,641 1997-04-21
US8/837,641 1997-04-21
US08/837,641 US6077764A (en) 1997-04-21 1997-04-21 Process for depositing high deposition rate halogen-doped silicon oxide layer

Publications (2)

Publication Number Publication Date
KR19980081561A KR19980081561A (ko) 1998-11-25
KR100550419B1 true KR100550419B1 (ko) 2006-04-21

Family

ID=25275037

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980014119A KR100550419B1 (ko) 1997-04-21 1998-04-21 빠른증착속도로할로겐이도핑된실리콘산화물층을증착하는방법및장치

Country Status (6)

Country Link
US (2) US6077764A (ko)
EP (1) EP0874391B1 (ko)
JP (1) JP4323583B2 (ko)
KR (1) KR100550419B1 (ko)
DE (1) DE69837124T2 (ko)
TW (1) TW380286B (ko)

Families Citing this family (70)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6340435B1 (en) * 1998-02-11 2002-01-22 Applied Materials, Inc. Integrated low K dielectrics and etch stops
JP3818561B2 (ja) * 1998-10-29 2006-09-06 エルジー フィリップス エルシーディー カンパニー リミテッド シリコン酸化膜の成膜方法および薄膜トランジスタの製造方法
JP3184177B2 (ja) * 1999-03-26 2001-07-09 キヤノン販売株式会社 層間絶縁膜の形成方法、半導体製造装置、及び半導体装置
US6559076B1 (en) * 1999-08-19 2003-05-06 Micron Technology, Inc. Method of removing free halogen from a halogenated polymer insulating layer of a semiconductor device
US6346476B1 (en) * 1999-09-27 2002-02-12 Taiwan Semiconductor Manufacturing Company Method for enhancing line-to-line capacitance uniformity of plasma enhanced chemical vapor deposited (PECVD) inter-metal dielectric (IMD) layers
US6207590B1 (en) * 1999-11-19 2001-03-27 Wafertech, Inc. Method for deposition of high stress silicon dioxide using silane based dual frequency PECVD process
AU1197501A (en) * 1999-11-30 2001-06-12 Intel Corporation Improved flourine doped sio2 film
US6541400B1 (en) * 2000-02-09 2003-04-01 Novellus Systems, Inc. Process for CVD deposition of fluorinated silicon glass layer on semiconductor wafer
US6221793B1 (en) * 2000-03-01 2001-04-24 Advanced Micro Devices, Inc. Process for forming PECVD undoped oxide with a super low deposition rate on a single state deposition
US6475925B1 (en) * 2000-04-10 2002-11-05 Motorola, Inc. Reduced water adsorption for interlayer dielectric
US6468927B1 (en) * 2000-05-19 2002-10-22 Applied Materials, Inc. Method of depositing a nitrogen-doped FSG layer
KR20020002732A (ko) * 2000-06-30 2002-01-10 박종섭 반도체 소자의 절연막 형성 방법
US6582522B2 (en) * 2000-07-21 2003-06-24 Applied Materials, Inc. Emissivity-change-free pumping plate kit in a single wafer chamber
US6802906B2 (en) * 2000-07-21 2004-10-12 Applied Materials, Inc. Emissivity-change-free pumping plate kit in a single wafer chamber
US6235654B1 (en) * 2000-07-25 2001-05-22 Advanced Micro Devices, Inc. Process for forming PECVD nitride with a very low deposition rate
US6479404B1 (en) * 2000-08-17 2002-11-12 Agere Systems Inc. Process for fabricating a semiconductor device having a metal oxide or a metal silicate gate dielectric layer
US6797646B2 (en) 2001-01-12 2004-09-28 Applied Materials Inc. Method of nitrogen doping of fluorinated silicate glass (FSG) while removing the photoresist layer
US6632478B2 (en) 2001-02-22 2003-10-14 Applied Materials, Inc. Process for forming a low dielectric constant carbon-containing film
US6511922B2 (en) 2001-03-26 2003-01-28 Applied Materials, Inc. Methods and apparatus for producing stable low k FSG film for HDP-CVD
US6852649B1 (en) * 2001-03-30 2005-02-08 Cypress Semiconductor Corporation Multi-step high density plasma (HDP) process to obtain uniformly doped insulating film
US6740601B2 (en) * 2001-05-11 2004-05-25 Applied Materials Inc. HDP-CVD deposition process for filling high aspect ratio gaps
US6482754B1 (en) * 2001-05-29 2002-11-19 Intel Corporation Method of forming a carbon doped oxide layer on a substrate
US6610354B2 (en) 2001-06-18 2003-08-26 Applied Materials, Inc. Plasma display panel with a low k dielectric layer
US6887780B2 (en) * 2001-08-31 2005-05-03 Intel Corporation Concentration graded carbon doped oxide
US6677253B2 (en) * 2001-10-05 2004-01-13 Intel Corporation Carbon doped oxide deposition
US20030113085A1 (en) * 2001-12-14 2003-06-19 Applied Materials, Inc., A Delaware Corporation HDP-CVD film for uppercladding application in optical waveguides
US20030110808A1 (en) * 2001-12-14 2003-06-19 Applied Materials Inc., A Delaware Corporation Method of manufacturing an optical core
US6514865B1 (en) * 2002-01-11 2003-02-04 Advanced Micro Devices, Inc. Method of reducing interlayer dielectric thickness variation feeding into a planarization process
JP2003273212A (ja) * 2002-03-14 2003-09-26 Fujitsu Ltd 積層構造体およびその製造方法
US7390755B1 (en) 2002-03-26 2008-06-24 Novellus Systems, Inc. Methods for post etch cleans
JP3504940B2 (ja) 2002-05-17 2004-03-08 沖電気工業株式会社 半導体装置の製造方法
US6933568B2 (en) * 2002-05-17 2005-08-23 Samsung Electronics Co., Ltd. Deposition method of insulating layers having low dielectric constant of semiconductor device, a thin film transistor substrate using the same and a method of manufacturing the same
JP3867017B2 (ja) * 2002-05-24 2007-01-10 Ｔｄｋ株式会社 パターン形成方法、マイクロデバイスの製造方法、薄膜磁気ヘッドの製造方法、磁気ヘッドスライダの製造方法、磁気ヘッド装置の製造方法、磁気記録再生装置の製造方法
US6809043B1 (en) * 2002-06-19 2004-10-26 Advanced Micro Devices, Inc. Multi-stage, low deposition rate PECVD oxide
US6833322B2 (en) * 2002-10-17 2004-12-21 Applied Materials, Inc. Apparatuses and methods for depositing an oxide film
US7080528B2 (en) * 2002-10-23 2006-07-25 Applied Materials, Inc. Method of forming a phosphorus doped optical core using a PECVD process
US20040091717A1 (en) * 2002-11-13 2004-05-13 Novellus Systems, Inc. Nitrogen-free fluorine-doped silicate glass
US6972217B1 (en) * 2002-12-23 2005-12-06 Lsi Logic Corporation Low k polymer E-beam printable mechanical support
US7132369B2 (en) * 2002-12-31 2006-11-07 Applied Materials, Inc. Method of forming a low-K dual damascene interconnect structure
JP4257576B2 (ja) * 2003-03-25 2009-04-22 ローム株式会社 成膜装置
US6951775B2 (en) * 2003-06-28 2005-10-04 International Business Machines Corporation Method for forming interconnects on thin wafers
US20050009367A1 (en) * 2003-07-09 2005-01-13 Taiwan Semiconductor Manufacturing Co. Novel method to increase fluorine stability to improve gap fill ability and reduce k value of fluorine silicate glass (FSG) film
US7199064B2 (en) * 2003-09-08 2007-04-03 Matsushita Electric Industrial Co., Ltd. Plasma processing method and apparatus
KR100555539B1 (ko) * 2003-12-17 2006-03-03 삼성전자주식회사 고밀도 플라즈마 화학기상증착 공정에 의한 갭 충전방법및 그 충전방법을 포함하는 집적 회로 소자의 제조방법
US7288484B1 (en) 2004-07-13 2007-10-30 Novellus Systems, Inc. Photoresist strip method for low-k dielectrics
US8193096B2 (en) 2004-12-13 2012-06-05 Novellus Systems, Inc. High dose implantation strip (HDIS) in H2 base chemistry
US7202176B1 (en) * 2004-12-13 2007-04-10 Novellus Systems, Inc. Enhanced stripping of low-k films using downstream gas mixing
US8129281B1 (en) 2005-05-12 2012-03-06 Novellus Systems, Inc. Plasma based photoresist removal system for cleaning post ash residue
US20070026653A1 (en) * 2005-07-26 2007-02-01 Taiwan Semiconductor Manufacturing Co., Ltd. Cap layer on doped dielectric
KR100790237B1 (ko) * 2005-12-29 2008-01-02 매그나칩 반도체 유한회사 이미지 센서의 금속배선 형성방법
US7524750B2 (en) * 2006-04-17 2009-04-28 Applied Materials, Inc. Integrated process modulation (IPM) a novel solution for gapfill with HDP-CVD
US7740768B1 (en) 2006-10-12 2010-06-22 Novellus Systems, Inc. Simultaneous front side ash and backside clean
US8435895B2 (en) 2007-04-04 2013-05-07 Novellus Systems, Inc. Methods for stripping photoresist and/or cleaning metal regions
US8591661B2 (en) 2009-12-11 2013-11-26 Novellus Systems, Inc. Low damage photoresist strip method for low-K dielectrics
US20110143548A1 (en) 2009-12-11 2011-06-16 David Cheung Ultra low silicon loss high dose implant strip
KR101770008B1 (ko) * 2009-12-11 2017-08-21 노벨러스 시스템즈, 인코포레이티드 고주입량 주입 박리 전에 실리콘을 보호하기 위한 개선된 패시베이션 공정
US8741394B2 (en) * 2010-03-25 2014-06-03 Novellus Systems, Inc. In-situ deposition of film stacks
CN103098187B (zh) * 2010-12-08 2015-09-09 日新电机株式会社 氮氧化硅膜及其形成方法、半导体器件以及薄膜晶体管
US9719169B2 (en) 2010-12-20 2017-08-01 Novellus Systems, Inc. System and apparatus for flowable deposition in semiconductor fabrication
US8304262B2 (en) * 2011-02-17 2012-11-06 Lam Research Corporation Wiggling control for pseudo-hardmask
US8497211B2 (en) 2011-06-24 2013-07-30 Applied Materials, Inc. Integrated process modulation for PSG gapfill
US9613825B2 (en) 2011-08-26 2017-04-04 Novellus Systems, Inc. Photoresist strip processes for improved device integrity
JP6148845B2 (ja) * 2012-11-06 2017-06-14 日本特殊陶業株式会社 電極内蔵型セラミックス焼結体の製造方法
US9018108B2 (en) 2013-01-25 2015-04-28 Applied Materials, Inc. Low shrinkage dielectric films
US9847222B2 (en) 2013-10-25 2017-12-19 Lam Research Corporation Treatment for flowable dielectric deposition on substrate surfaces
US9514954B2 (en) 2014-06-10 2016-12-06 Lam Research Corporation Peroxide-vapor treatment for enhancing photoresist-strip performance and modifying organic films
US10049921B2 (en) 2014-08-20 2018-08-14 Lam Research Corporation Method for selectively sealing ultra low-k porous dielectric layer using flowable dielectric film formed from vapor phase dielectric precursor
US9916977B2 (en) 2015-11-16 2018-03-13 Lam Research Corporation Low k dielectric deposition via UV driven photopolymerization
US10388546B2 (en) 2015-11-16 2019-08-20 Lam Research Corporation Apparatus for UV flowable dielectric
JP2020136387A (ja) * 2019-02-15 2020-08-31 東京エレクトロン株式会社 成膜方法、成膜処理用の処理容器のクリーニング方法及び成膜装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5261961A (en) * 1985-07-23 1993-11-16 Canon Kabushiki Kaisha Device for forming deposited film
US5429995A (en) * 1992-07-17 1995-07-04 Kabushiki Kaisha Toshiba Method of manufacturing silicon oxide film containing fluorine

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2697315B2 (ja) 1991-01-23 1998-01-14 日本電気株式会社 フッ素含有シリコン酸化膜の形成方法
JP3670277B2 (ja) * 1991-05-17 2005-07-13 ラム リサーチ コーポレーション 低い固有応力および／または低い水素含有率をもつＳｉＯ▲Ｘ▼フィルムの堆積法
US5571571A (en) 1993-06-16 1996-11-05 Applied Materials, Inc. Method of forming a thin film for a semiconductor device
JPH07169833A (ja) * 1993-12-14 1995-07-04 Nec Corp 半導体装置及びその製造方法
US5563105A (en) 1994-09-30 1996-10-08 International Business Machines Corporation PECVD method of depositing fluorine doped oxide using a fluorine precursor containing a glass-forming element
JPH08335579A (ja) * 1995-06-07 1996-12-17 Sony Corp フッ素を含むシリコン系酸化膜およびその製造方法
JP3979687B2 (ja) 1995-10-26 2007-09-19 アプライド マテリアルズ インコーポレイテッド ハロゲンをドープした酸化珪素膜の膜安定性を改良する方法
US6001728A (en) * 1996-03-15 1999-12-14 Applied Materials, Inc. Method and apparatus for improving film stability of halogen-doped silicon oxide films
US5763010A (en) * 1996-05-08 1998-06-09 Applied Materials, Inc. Thermal post-deposition treatment of halogen-doped films to improve film stability and reduce halogen migration to interconnect layers
US5807785A (en) * 1996-08-02 1998-09-15 Applied Materials, Inc. Low dielectric constant silicon dioxide sandwich layer
US5661093A (en) * 1996-09-12 1997-08-26 Applied Materials, Inc. Method for the stabilization of halogen-doped films through the use of multiple sealing layers
US5827785A (en) * 1996-10-24 1998-10-27 Applied Materials, Inc. Method for improving film stability of fluorosilicate glass films
US5994209A (en) * 1996-11-13 1999-11-30 Applied Materials, Inc. Methods and apparatus for forming ultra-shallow doped regions using doped silicon oxide films
US5759906A (en) * 1997-04-11 1998-06-02 Industrial Technology Research Institute Planarization method for intermetal dielectrics between multilevel interconnections on integrated circuits
JP3109449B2 (ja) * 1997-04-25 2000-11-13 日本電気株式会社 多層配線構造の形成方法
US5858869A (en) * 1997-06-03 1999-01-12 Industrial Technology Research Institute Method for fabricating intermetal dielectric insulation using anisotropic plasma oxides and low dielectric constant polymers
US5908672A (en) * 1997-10-15 1999-06-01 Applied Materials, Inc. Method and apparatus for depositing a planarized passivation layer
US5876798A (en) * 1997-12-29 1999-03-02 Chartered Semiconductor Manufacturing, Ltd. Method of fluorinated silicon oxide film deposition
US6727190B2 (en) * 1998-09-03 2004-04-27 Micron Technology, Inc. Method of forming fluorine doped boron-phosphorous silicate glass (F-BPSG) insulating materials

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5261961A (en) * 1985-07-23 1993-11-16 Canon Kabushiki Kaisha Device for forming deposited film
US5429995A (en) * 1992-07-17 1995-07-04 Kabushiki Kaisha Toshiba Method of manufacturing silicon oxide film containing fluorine

Also Published As

Publication number Publication date
JPH118235A (ja) 1999-01-12
KR19980081561A (ko) 1998-11-25
EP0874391A3 (en) 1998-12-30
EP0874391B1 (en) 2007-02-21
TW380286B (en) 2000-01-21
DE69837124T2 (de) 2009-08-20
EP0874391A2 (en) 1998-10-28
DE69837124D1 (de) 2007-04-05
US6395092B1 (en) 2002-05-28
JP4323583B2 (ja) 2009-09-02
US6077764A (en) 2000-06-20

Similar Documents

Publication Publication Date Title
KR100550419B1 (ko) 빠른증착속도로할로겐이도핑된실리콘산화물층을증착하는방법및장치
US8143174B2 (en) Post-deposition treatment to enhance properties of Si-O-C low K films
US6583497B2 (en) Surface treatment of c-doped SiO2 film to enhance film stability during O2 ashing
US6899763B2 (en) Lid cooling mechanism and method for optimized deposition of low-K dielectric using TR methylsilane-ozone based processes
US6602806B1 (en) Thermal CVD process for depositing a low dielectric constant carbon-doped silicon oxide film
US6635575B1 (en) Methods and apparatus to enhance properties of Si-O-C low K films
US5827785A (en) Method for improving film stability of fluorosilicate glass films
US5908672A (en) Method and apparatus for depositing a planarized passivation layer
US6035803A (en) Method and apparatus for controlling the deposition of a fluorinated carbon film
JP4176864B2 (ja) 四弗化珪素／酸素の化学作用を用いて低誘電率のＳｉ−Ｏ−Ｆ膜を堆積させる方法
US6523494B1 (en) Apparatus for depositing low dielectric constant oxide film
US6733955B1 (en) Methods for forming self-planarized dielectric layer for shallow trench isolation
US6020035A (en) Film to tie up loose fluorine in the chamber after a clean process
US6228781B1 (en) Sequential in-situ heating and deposition of halogen-doped silicon oxide
EP1050601A1 (en) Thermal CVD process for depositing a low dielectric constant carbon-doped silicon oxide film
US6451686B1 (en) Control of semiconductor device isolation properties through incorporation of fluorine in peteos films
US6753270B1 (en) Process for depositing a porous, low dielectric constant silicon oxide film
EP1054444A1 (en) Process for depositing a porous, low dielectric constant silicon oxide film
EP1050600A1 (en) Thermal CVD process for depositing a low dielectric constant carbon-doped silicon oxide film

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130130

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20140129

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee