KR100542787B1 - 듀얼 다마신 금속 배선용 최적화 라이너 - Google Patents

듀얼 다마신 금속 배선용 최적화 라이너 Download PDF

Info

Publication number
KR100542787B1
KR100542787B1 KR1020037007002A KR20037007002A KR100542787B1 KR 100542787 B1 KR100542787 B1 KR 100542787B1 KR 1020037007002 A KR1020037007002 A KR 1020037007002A KR 20037007002 A KR20037007002 A KR 20037007002A KR 100542787 B1 KR100542787 B1 KR 100542787B1
Authority
KR
South Korea
Prior art keywords
layer
diffusion barrier
thickness
dielectric
feature
Prior art date
Application number
KR1020037007002A
Other languages
English (en)
Other versions
KR20030059270A (ko
Inventor
조셉 티. 힐맨
토마스 제이. 리카타
Original Assignee
도쿄 엘렉트론 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 도쿄 엘렉트론 리미티드 filed Critical 도쿄 엘렉트론 리미티드
Publication of KR20030059270A publication Critical patent/KR20030059270A/ko
Application granted granted Critical
Publication of KR100542787B1 publication Critical patent/KR100542787B1/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/76843Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76846Layer combinations
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204Conductive materials
    • H01L23/53209Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

듀얼 다마신 금속 칩-레벨 상호 접속을 위해 유전체 상에 확산 장벽 스택을 형성하는 방법 및, 이에 의해 제조된 확산 장벽 스택이 제공된다. 금속 및 전기 저항성 확산 장벽의 교호 층은 유전체 기판 상에 증착되며, 상이한 층은 디바이스내의 기능에 적당한 상이한 두께를 가진다. 본 발명의 실시예에서, 탄탈 및 질화 탄탈의 교호 층은 유전체 기판 상에 증착된다.
확산 장벽 스택, 유전체, 확산 장벽 층, 금속 질화물, 라이너 스택,

Description

듀얼 다마신 금속 배선용 최적화 라이너{OPTIMIZED LINERS FOR DUAL DAMASCENE METAL WIRING}
본 발명은 듀얼 다마신 금속 칩-레벨 상호 접속(dual damascene metal chip-level interconnects)을 위한 라이너 막(liner film)의 형성에 관한 것이다.
종래의 듀얼 다마신 금속 공정에서는, 내열성 라이너와 같은 얇은 라이너가 리세스된 특징물(recessed feature)에 스퍼터되고 나서, 구리와 같이 더욱 두껍고 더욱 도전적인 막으로 코팅되며, 이런 막은 디바이스 동작 시에 전류를 운반(carry)할 수 있다.
SiO2 유전체와 Cu를 상호 접속하는 경우, 예컨대, Ta 또는 Ti와 같은 제 1 금속 라이너 막은, 접착, 저 접촉 저항 및, 후속하여 증착되는(deposited) 겹친(overlying) 상호 접속 막 또는 구조물에 의해 주변 유전체의 감소된 오염을 제공하기 위해 사용될 수 있다. 그 위에는, TaN, TiN 또는 WNx와 같은 제 2 금속 질화물 라이너 막이 장벽(barrier) 성능을 개선하기 위해 사용될 수 있다. Cu 시드(seed)와 같은 다음 막은, 상호 접속 구조물 형성, 예컨대, 전기 도금된 Cu 충진(fill)을 용이(facilitate)하게 하기 위해 사용된다. 최종으로, 웨이퍼는 상호 접속 구조물의 형성을 달성하는 다른 장치로 반송된다.
불소화 유전체와 Cu를 상호 접속하는 경우에, Ta 또는 Ti와 같은 순 금속은 불소와 반응하여, 막 디라미네이션(delamination)에 대해 유전체와 라이너 막 간의 계면(interface)을 약하게 하는 화합물을 형성할 수 있기 때문에, Ta 또는 Ti 증착 단계는 생략되고, 금속 질화물은 유전체 위에 직접 증착된다. 이것은, 유전체에 제공될 수 있는 다른 이동 반응성 종(mobile reactive species)에 동등하게 들어맞다.
라이너 막은, 일반적으로 종래의 물리적 증착법(PVD)에 의해 증착되며, 이것은. 결과적으로, 콘택트(contact), 트렌치(trench) 및 비어(via)와 같은 리세스된 표면 특징물 대 웨이퍼의 상부 표면에 대한 불량한 커버리지 비율(poor coverage ratio)을 생성시킨다. 이것은 특히 고 종횡비 특징물에 꼭 들어맞다. 이온화 PVD 및 화학적 증착법(CVD)이 개발되었고, 이들은 종래의 PVD로부터 획득된 것과 상이한 특성을 가진 막을 제공한다. 특히, 이온화 PVD는 특징물 바닥의 커버리지를 크게 향상시켜, 측벽 커버리지를 향상시킨다. 일반적으로, 본 기술 분야에 공지되어 있는 바와 같이, 이온화 PVD는, 소스로부터 입자를 스퍼터링하고, 이 입자를 고밀도 플라즈마에 의해 양이온으로 변환시키며, 전기장 또는 바이어스를 인가하여 이온을 전위차를 통해 리세스된 특징물로 지향시키는 것을 포함한다. 본 기술 분야의 숙련자에게 이용 가능하고, 이온화 PVD를 행하는 수많은 장치가 존재하며, 그 중 일례는 명칭이 "Method And Apparatus For Ionized Physical Vapor Deposition"인 계류중인 출원 번호 제09/442,600호에 개시되어 있고, 이는 여기서 참조로 포함되어 있다.
CVD는 또한 막을 증착하기 위해서도 사용될 수 있다. 이와 같은 막은 특징물을 PVD 막과 상이하게 피복한다. CVD법은 불소 또는 염소와 같은 할로겐을 함유할 수 있는 반응성 전구 물질을 사용한다. 이 전구 물질은 기판 표면으로 확산하며, 여기에서 전구 물질은 반응하여 후에 금속 함유 막을 남겨둔다. 반응은 열(thermal) 또는 플라즈마 증진(plasma-enhanced) 메카니즘의 어느 것을 통해 일어날 수 있다. 열 CVD는 전체 특징물의 균일한 커버리지를 제공할 수 있다. 일반적으로, 본 기술 분야에 공지되어 있는 바와 같이, 열 CVD는 고온 프로세스이며, 여기에서는, 반응성 전구 물질이 가열된 기판 위로 통과되고, 반응기의 고온 환경에서 쉽게 분해하여, 가열된 기판 상에 등각성의(conformal) 금속 함유 막을 형성하도록 재조합한다. 플라즈마 증진 CVD는, 특징물 개구 근처의 오버행(overhang) 보다 적지만, 이온화 PVD에 의해 제공되는 것과 유사한 커버리지를 제공한다. 플라즈마 증진 CVD는 플라즈마를 도입하여 반응성 전구 물질로부터 반응성 화학종을 생성시켜, 이들이 조합하여, 원하는 막을 기판의 표면 상에 증착한다. 플라즈마 증진 CVD에 의해 제공된 에너지 증강은, 지원되지 않은(unassisted) 열 CVD법에 의해 증착된 것보다 상당한 저온에서 층을 증착할 수 있게 한다. 본 기술 분야의 숙련자에게 이용 가능하고, 열 및/또는 플라즈마 증진 CVD를 실행하는 수많은 장치가 있는데, 그 중 일례는 명칭이 "CVD of Integrated Ta and TaNx Films from Tantalum Halide Precursors"인 계류중인 출원 번호 제09/300,632호에 개시되어 있고, 이는 여기서 참조로 포함되어 있다.
배선 아래의 유전체 또는 반도체 기판 내로의 이물 입자(foreign particles)의 이동(migration)을 방지하기 위한 확산 장벽으로서, 통상적으로, Ta2N, TaSiN, TiN, WNx 및 WSiN과 같은 도전 내열성 금속 질화물이 사용될 수 있다. 약 450℃까지의 통상적인 처리 온도에서, 이와 같은 막은 적절히 도전적이고, 열 분해 및 화학 반응에 대해 안정적이어서, 막 두께가 모든 점에서 특징물을 따라 충분할 경우에 원하지 않는 원자의 이동을 효과적으로 차단한다. 그러나, 확산 장벽 막의 두께는, 도전성 구리 충진 또는 다른 도전성 금속 충진을 위한 룸(room)이 더욱 많도록 하고, 화학적 기계적 연마법(CMP)에 의해 상부 표면으로부터 쉽게 제거하기 위해 어느곳에서도, 그러나, 디바이스에 대해 원하는 저 접촉 저항을 달성하기 위해서는 특히 특징물 바닥에서 최소화되어야 한다. 사실상, 막의 저항율 및 두께의 적(product)은, 예컨대, 0.1 ㎛ IC 제품 노드에 대한 접점 당 약 2 내지 4 Ω의 디바이스 접촉 저항 사양을 허용하도록 설계되어야 한다. 따라서, 금속층, 유전체 및 상호 접속 금속으로부터의 확산 원자의 통과를 차단하기 위해 충분한 확산 장벽 재료를 가지는 것과, 양호한 전기 접점 및 비용-효율적인 제조를 가능하게 하기 위해 충분한 박층을 가지는 것에서 균형이 이루어지도록 설계되어야 한다.
TaSiN 및 WSiN과 같은 무정형(amorphous) 삼원 화합물, 무정형 TaN을 포함하는 보다 고 저항성의 금속 질화물 및, Si3N4와 같은 절연성 확산 장벽에 대해서는, 이들의 모두가 매우 강한(robust) 확산 장벽 특성을 제공하지만, 고 접촉 저항의 문제는 더욱 심각하다.
여러 층을 웨이퍼 상에 형성하기 위해 현존하는 다수의 방법의 모두에 의하면, 듀얼 다마신 배선용 라이너를 형성하는 효과적인 방법을 확립할 필요성이 존재한다.
본 발명은, 유전체 토포그래피(topography)가 콘택트, 트렌치 및 비어와 같은 표면 특징물을 가지고 있는 상호 접속 구조물에 사용하기 위한 유전체와 일체의 확산 장벽 스택(stack) 및, 상기 유전체 상에 상기 확산 장벽 스택을 형성하는 방법을 제공하며, 상기 방법은, 금속 및 전기 저항성 확산 장벽, 예컨대, 금속 질화물 또는 절연성 질화 규소 등의 교호(alternating) 층을 증착하는 것을 포함한다. 각 층은 상기 구조물 내에서 원하는 기능을 수행하기 위해 충분한 두께를 가진다. 내부 금속층은 접촉 촉진층(contact facilitation layer)으로서 기능하기 위해 충분한 두께를 가진다. 전기 저항성 확산 장벽층은, 층을 통한 전류의 통과를 가능하게 하기 위해 충분한 개별적인 층의 두께 및, 확산 원자의 통과를 차단하기 위해 충분한 모든 확산 장벽층의 전체 두께를 가진다. 스택의 종단층(terminal layer)은 상호 접속 금속 안정화층으로서 기능한다.
삭제
본 발명은 종래의 라이너 집적 기법(liner integration schemes)에 비해 이점을 제공하는 최적화된 라이너를 생성하는 각종 코팅 기술을 조합한다. 이 때문에, 본 발명에 따르면, 듀얼 다마신 금속 칩-레벨 상호 접속용의 금속계(metal-based) 라이너 막은, 금속 및 전기 저항성 확산 장벽, 예컨대, 금속 질화물 막 또는 절연체 등의 하나 이상의 스택으로 구성되며, 상이한 막은 디바이스 내에서의 이들 기능에 적당한 상이한 두께를 가지고 있다. 형태학적으로 안정하고, 특징물 개구를 과도하게 오버행하지 않는 상호 접속 금속 시드층의 형성을 조장함으로써, 넓은(wide) 도금 처리 윈도우가 제공된다. 강한 장벽 재료를 이용하여, 전체 특징물 표면을 따라 충분한 장벽 커버리지를 확실히 유지함으로써, 양호한 확산 장벽 특성이 제공된다. 직접 전도 또는 터널링(tunneling)에 의해 전류의 통과를 가능하게 하도록 충분히 얇고, 금속에 의해 이격되는(spaced) 하나 이상의 시리얼 층(serial layer) 중에서 장벽 막의 두께를 분할함으로써, 양호한 접촉 저항이 제공된다. 제 1 라이너 막 및, 결과적으로 유전체 라이너 계면에서 원하지 않은 부산물(byproduct)을 형성하지 않는 증착 시퀀스(sequence)를 선택함으로써, 양호한 접착이 제공된다. CMP는 향상된 등각성(conformality)에 의해 촉진되며, 이것은 결과적으로 측벽 상에 주어진 량의 커버리지에 대한 구리 표면 상의 장벽 두께를 보다 작게 한다. 본 발명의 실시예에서, 모든 라이너 및 시드 막은 동일한 진공 플랫폼을 이용하여 증착되며, 이에 의해, 웨이퍼가 막 증착 간의 오염물에 노출하는 것을 방지한다. 다른 실시예에서, 모든 라이너 막은 시리얼 CVD 처리 기술을 이용하여 동일한 증착실내에서 증착된다.
본 발명의 실시예의 제 1 예에서, TaN/Ta/TaN/Ta 확산 장벽 스택은 불소화 유전체와 일체화된다. 유전체가 불소화되기 때문에, 제 1 라이너 층은, 유전체-라이너 계면에서의 부산물 형성을 방지하기 위해 금속 질화물 또는 절연 재료 중의 어느 하나이다. 이 제 1 예에서, 확산 장벽 재료는 TaN이고, 금속은 Ta이다. 단지 예로서, 양호한 확산 장벽 특성을 달성하기 위해서는 대략 50Å의 전체 장벽 두께가 특히 특징물 측벽 상에 요구되고, 터널 전류가 약 25Å 보다 큰 두께를 가진 개별 TaN 막 층을 통과할 수 없는 것으로 추정된다. 상이한 전체 확산 장벽 두께가 요구된다면, 라이너 스택의 층은 이에 따라 스케일(scale)될 수 있다. 더욱이, 주어진 장벽 층의 두께를 통하는 전류가 불충분하다면, 개별 장벽 층의 두께는 감소될 수 있고, 추가적인 장벽/금속 시리즈는 장벽 성능을 회복하도록 종단 금속층 아래의 스택에 추가된다. 중간 금속층은, 인접한 저항성 막을 통해 터널링을 용이하게 하여 접촉 촉진층으로서 기능하도록 금속형 전기 상태를 형성하기 위해 콘택트, 트렌치 및 비어와 같은 리세스된 표면 특징물의 바닥에서 충분히 두껍게 하여야 한다. 확산 장벽 또는 금속 중의 어느 하나일 수 있는 종단 금속 층은 상호 접속 금속 안정화 층으로서 기능하도록 특징물의 측벽 및 바닥 상에서 충분히 두껍게 하여야 한다. 그것이 충분히 두껍지 않은 경우, 상호 접속 막의 형태(morphology)는 불량해질 수 있다. 단지 예로서, 금속 종단층은 적어도 약 20Å이다. 그러나, 그것은, 양호한 형태가 획득될 수 있을 경우에 단층 또는 수개의 단층 만큼 얇을 수 있다. 본 발명의 한 실시예에서, 종단층의 측벽 두께는 약 25-50Å이다.
본 발명의 제 1 예에서 집적 목표를 달성하기 위하여, 웨이퍼 특징물의 막은 다음의 라이너 스택 배치 및 지적 위치에서 적당한 층 두께를 가져야 한다.
표 1
두께 및 재료 두께의 위치 증착 순서 막의 기능
20Å Ta 측벽 막 4 상호 접속 안정화층
25Å TaN 측벽 막 3 시리얼 확산 장벽
15Å Ta 바닥 막 2 접촉 촉진층
25Å TaN 측벽 막 1 시리얼 확산 장벽
불소화 유전체 --- 기판 ---
표 1에 기재되어 있는 바와 같이, 가장 필요로 하는 이들 커버리지를 달성하고, 전기 도금 충진 및 CMP, 또는 다른 상호 접속 형성 기술을 용이하게 하기 위해서는, 열 및 플라즈마 처리 기술의 조합을 이용하는 것이 효과적이다. Ta의 플라즈마 증진 CVD에 대해서는, 대략 8% 측벽 커버리지가 획득되지만, TaN의 열 CVD는 대략 90% 측벽 커버리지를 나타낸다. 그러나, Ta의 플라즈마 증진 CVD는 40%의 바닥 커버리지를 제공하고, TaN의 열 CVD는 약 90%의 바닥 커버리지를 제공한다. 이런 논의를 위하여, 단계 커버리지(step coverage)는, (측벽을 따른 가장 엷은 지점에서) 특징물의 측벽에서 또는 특징물의 바닥에서의 코팅 두께 대 특징물에 인접한 상부 표면 상의 코팅 두께의 비(100 배)로서 정의된다. 따라서, Ta 층을 증착시키기 위한 플라즈마 증진 CVD 및 TaN 층을 증착시키기 위한 열 CVD를 이용한 상기 막 시퀀스에 대해, 웨이퍼는 다음과 같은 증착 막의 커버리지 및 두께를 가질 것이다.
표 2
재료 측벽 커버리지 측벽 두께 (Å) 바닥 커버리지 바닥 두께 (Å) 상부 표면 두께(Å)
4 PECVD Ta 8% 20 40% 100 250
3 열 TaN 90% 25 90% 25 28
2 PECVD Ta 8% 3 40% 15 38
1 열 TaN 90% 25 90% 25 28
전체 73 165 344
측벽 단계 커버리지는 약 21%인 반면, 바닥 단계 커버리지는 약 48%이다.
금속 내부층(interlayer)인 막 2의 두께는 접촉 저항 요건으로부터 결정된다. 막 2는, 여기저기로 터널할 금속 전자 상태가 존재하도록 2개의 TaN 층간에 바닥 콘택트에서 도전층을 확립하기에 충분히 두껍게 될 필요가 있다. 이런 목적을 위해, 약 5-20Å은, 특징물의 바닥에서 충분한 금속 두께이어야 한다. 약 5의 종횡비를 가진 콘택트 홀(contact hole)내에서의 탄탈의 플라즈마 증진 CVD에 대한 바닥 커버리지가 대략 40%이기 때문에, 특징물 바닥에서의 15Å Ta는 기판의 상부 표면에서는 대응하는 38Å을 제공하고, 특징물의 측벽 상에서는 3Å을 제공한다. 따라서, 상부 표면 막의 두께는 약 25Å TaN/38Å Ta/25Å TaN/250Å Ta이고, 이 스택의 등각성은, 대략 측벽 막 두께의 합(25+3+25+20)을 대략 상부 표면의 막 두께의 합(28+38+28+250)으로 나누어 계산된 바와 같이, 약 21%이다. 이것은 종래의 이온화 PVD 처리 보다 대략 2 배 더 양호하다.
본 발명의 실시예의 제 2 예에서, 불소를 유리(liberate)시키지는 유전체, 예컨대, 오가노실리케이트 글라스(OSG) 또는 SILK®(Dow Chemical Corp)가 사용된다. 다시 말하면, TaN은 확산 장벽 재료로서 사용되고, Ta는 금속으로서 사용된다. 막 스택은, 유전체 기판의 상부 표면상에서는 약 38Å Ta/28Å TaN/250Å Ta으로 이루어진다. 탄탈이 플라즈마 증진 CVD에 의해 침착되고, 질화 탄탈이 열 CVD에 의해 침착되는 경우에, 측벽 막은 약 3Å Ta/25Å TaN/20Å Ta의 상응하는 두께를 가진다. 접촉 촉진 층으로서 기능하는 제 1 Ta 층은 약 15Å의 특징물 바닥 두께를 가진다. 스택의 측벽 단계 커버리지 및 등각성은 약 15%이고, 바닥 단계 커버리지는 약 44%이다. 이 예는 표 3에 더 제공되어 있다.
표 3
재료 측벽 커버리지 측벽 두께 (Å) 바닥 커버리지 바닥 두께 (Å) 상부 표면 두께(Å)
3 PECVD Ta 8% 20 40% 100 250
2 열 TaN 90% 25 90% 25 28
1 PECVD Ta 8% 3 40% 15 38
전체 48 140 316
이전의 예와 비교하면, 비불소화 유전체 기판으로 인해, 금속 질화물 확산 장벽의 제 1 막은 제거되고, 탄탈 층은 유전체 상에 직접 침착된다. 결과는 확산 원자를 차단하기 위한 약 25Å의 금속 질화물 확산 장벽 재료이고, 터널링 전도를 가능하게 할 만큼 충분히 얇은 확산 장벽층이다. 그러나, 비불소화 기판이 사용될 시에, 금속 또는 확산 장벽 중의 어느 것은 제 1 라이너 층으로서 증착될 수 있는 것으로 이해되어야 한다. 또한, 불소화 기판이 사용되지만, 유전체가 불소를 내열성 금속과 반응시키지 않는 어떤 방식으로 처리되는 경우에, 내열성 금속은 제 1 라이너 층으로서 증착될 수 있는 것으로 이해되어야 한다. 이들 원리는 불소와 다른 반응성 종을 가질 수 있는 유전체에도 동일하게 적용한다.
본 발명의 실시예의 또 다른 예에서, 추가적인 장벽/금속 시리즈가 이전의 실시예에 추가된다. 막 스택은, 비불소화 유전체 기판의 상부 표면상에서는 약 38Å Ta/28Å TaN/38Å Ta/28Å TaN/250Å Ta으로 이루어진다. 특징물의 측벽은 약 3Å Ta/25Å TaN/3Å Ta/25Å TaN/20Å Ta의 상응하는 두께를 가지고, 막 스택의 측벽 단계 커버리지 및 등각성은 약 20%이다. 바닥 단계 커버리지는 약 48%이다. 이 예는 표 4에 더 제공되어 있다. 추가적인 장벽/금속 시리즈는, 개별 장벽 층을 터널 전류가 통하도록 하는 두께로 유지하면서, 전체 확산 장벽 재료 및 스택의 등각성 및 단계 커버리지를 증가시킨다.
표 4
재료 측벽 커버리지 측벽 두께 (Å) 바닥 커버리지 바닥 두께 (Å) 상부 표면 두께(Å)
5 PECVD Ta 8% 20 40% 100 250
4 열 TaN 90% 25 90% 25 28
3 PECVD Ta 8% 3 40% 15 38
2 열 TaN 90% 25 90% 25 28
1 PECVD Ta 8% 3 40% 15 38
전체 76 180 382
본 발명의 실시예의 또 다른 예에서, 열 CVD는 금속 질화물 또는 절연성 확산 장벽을 증착시키기 위해 사용되지만, 이온화 PVD는 금속층을 증착시키기 위해 사용된다. 막 스택은, 불소화 또는 비불소화 유전체 기판의 상부 표면상에서는 약 28Å TaN/200Å Ta로 이루어진다. 특징물의 측벽은 약 25Å TaN/20Å Ta의 상응하는 두께를 가지고, 막 스택의 측벽 단계 커버리지 및 등각성은 약 20%이다. 바닥 단계 커버리지는 약 64%이다. 이 예는 표 5에 더 제공되어 있다.
표 5
재료 측벽 커버리지 측벽 두께 (Å) 바닥 커버리지 바닥 두께 (Å) 상부 표면 두께(Å)
2 I-PVD Ta 10% 20 60% 120 200
1 열 TaN 90% 25 90% 25 28
전체 45 145 228
여기에 기술되었던 이온화 PVD, 플라즈마 증진 CVD 및 열 CVD에 대해, 증착 파라미터, 가스 및 소스 전구 물질과, 상술한 층을 증착시키기 위해 사용될 수 있는 타겟 재료 및 구성에 관해 수많은 문헌이 이용 가능하다. 본 발명을 실시하기 위해 적당한 증착 파라미터 및 재료를 사용하는 것은 상호 접속 제작 기술 분야의 통상의 숙련자에게는 공지되어 있다.
상술한 바에서, 이온화 PVD, 열 CVD 및 플라즈마 증진 CVD는 교호 금속 및 전기 저항성 확산 장벽층을 증착시키기 위해 논의되었다. 일반적으로, 금속층을 증착하기 위해, 플라즈마 증진 CVD 또는 이온화 PVD는 확산 장벽 스택을 최적화하는 두께를 획득하는데 가장 적절하다. 플라즈마 증진 CVD 및 이온화 PVD법은 불량한 등각성을 생성시킨다. 일반적으로, 이들은 약 10% 이하의 측벽 단계 커버리지를 달성한다. 접촉 촉진 층으로서 기능하는 금속층, 예컨대 탄탈 내부층에 대해서는, 두께만 특징물 바닥에서 요구된다. 상술한 바와 같이, 금속 내부층은, 여기저기로 터널할 금속 전자 상태가 존재하도록 2개의 확산 장벽 층간에 바닥 콘택트에서 도전성 층을 확립하기에 충분히 두껍게 할 필요가 있다. 그 두께는 단층만큼 얇을 수 있지만, 그것은 적어도 2개의 단층일 것 같다. 가장 가능성 있는 것으로는, 특징물의 바닥에서의 두께는 약 5-20Å이어야 한다. 금속 내부층의 두께는 특징물의 측벽에서는 덜 중대하다. 사실상, 더 많은 구리가 특징물 내에 증착될 수 있도록 측벽의 두께를 최소화하는 것이 바람직하다. 이것은, 금속 내부층을 증착하는 저 단계 커버리지 방법을 이용함으로써 달성될 수 있으며, 여기서 측벽의 두께는 더욱 얇을 수 있다. 플라즈마 증진 CVD 및 이온화 PVD는 측벽 두께의 최소화를 달성할 수 있는 저 단계 커버리지 방법이다. 종단 금속 층에 대해, 표면 특징물의 바닥 및 측벽에서의 두께가 충분히 두껍지 않을 경우, 구리의 형태는 불량해질 수 있다. 따라서, 금속 내부층과 반대되듯이, 종단 금속층에 더욱 두꺼운 측벽 커버리지를 제공하는 것이 바람직할 수 있다. 플라즈마 증진 CVD 또는 이온화 PVD에 사용된 파라미터는 다른 층보다 더 두껍거나 더 얇은 측벽 커버리지를 제공하도록 종단 층에 대해 조절될 수 있다. 예를 들면, 단일 CVD 챔버(chamber)가 라이너 층의 모두를 도포하기 위해 사용되는 경우, 플라즈마 밀도는 측벽 상에 다소의 금속을 증착하도록 변경될 수 있거나, 웨이퍼 비어는 측벽 커버리지를 증가시키도록 다소의 방향성(directionality)을 제공하도록 변경될 수 있다.
전기 저항성 확산 장벽 층을 증착하는 것에 대해, 이온화 PVD, 열 CVD 또는 플라즈마 증진 CVD의 어느 것이 사용될 수 있다. 그러나, 이들 장벽 층에 대해, 고 등각성은, 웨이퍼 형태에 걸친 일정한 확산 장벽 특성 및 작은 상부 표면 두께를 확보하는데 더욱 바람직할 수 있다. 열 CVD는 100%까지의 등각성이 가능하다. 이온화 PVD 및 플라즈마 증진 CVD는 특징물 측벽보다는 특징물 바닥에 보다 많은 입자를 지향시키며, 통상적으로 특징물에 인접한 최상부 표면상에 더욱 큰 두께가 달성된다. 그래서, 3개의 방법 중 어느 것이 사용될 수 있지만, 열 CVD는 결과적으로 전체 구조를 확산에 의한 저하(diffusion based degradation)에 대해 보다 강하게 하는 고 등각성의 확산 장벽 층을 생성시킨다.
확산 장벽 스택을 증착하는 유전체에 대해, 집적 회로 제조 기술 분야에 잘 알려져 있는 예시적인 유전체는, 산화 규소, 불소화된 산화 규소, 다공성 산화 규소 및 탄소-도핑 산화 규소와 같은 산화물; 오가노실리케이트 글라스(OSG); SILK®또는 FLARE®(AlliedSignal Inc.)와 같은 스핀-온(spin-on) 글라스; 제로겔, 에어로겔, 메틸실세스퀴옥산(MSQ) 및 수소 실세스퀴옥산(HSQ)와 같은 중합체; 및 불소화된 무정형 탄소(CFx)를 포함한다. 공지되어 있는 바와 같이, 에어로겔 및 제로겔은 저 유전 상수를 가진 다공성 중합체의 클라스(class)이고, CFx는 대략 4 원자 퍼센트의 불소를 함유한 무정형 탄소이다. 유전체는 통상적으로 기판상에 성장되거나 증착되며, 그것은 규소, 비소화 갈륨 또는 테트라에틸오소실리케이트(TEOS)를 포함하고, 집적 회로의 제조 시에 사용되는 어떠한 통상의 기판일 수 있다.
본 발명을 실시할 시에, 교호하는 금속 및 금속 질화물 층의 수와, 각 층의 두께는 궁극적으로 전체 구조에 원하는 특성에 의해 결정된다. 먼저, 유전체 상의 제 1 층이 무엇인가를 결정한다. 불소 또는 다른 이동 반응성 종이 순 금속과의 반응에 이용 가능한 경우에, 예컨대, 기판이 불소화되는 경우에는, 계면에서 부산물의 형성을 방지하기 위해, 유전체 상에 증착된 제 1 층은, 확산 장벽, 예컨대, 절연성 질화 규소 또는 내열성 금속 질화물이어야 한다. 유전체가 금속에 의하여 부산물을 형성할 수 있는 불소를 함유하지 않는 경우, 예컨대, 유전체가 불소화되지 않는 경우, 또는 불소화 유전체가 그것을 비반응하게 하는 어떤 방법에 의해 처리된 경우, 제 1 라이너 층은 금속 또는 확산 장벽 중의 어느 하나일 수 있다. 제 1 층이 결정되면, 모든 개별 장벽 층의 합(sum)인 전체 장벽의 두께는 전체 구조물에 대한 원하는 확산 장벽 특성에 따라 결정된다. 생성된 접촉 저항이 원하는 것보다 더 클 경우, 충분량의 전류가 통과하도록 하는 단일 장벽 층에 대한 최대 두께가 얼마인 지가 결정된다. 그 후, 전체 장벽 두께는 그 최대 두께 이하인 두께의 개별 층으로 분할되지만, 많은 층은 본질적으로 각 층에 대해 일정한 두께를 제공할 수 있다. 그 후, 이들 장벽 층에는, 터널링이 선택된 장벽 두께에 대한 유효한 도전 메카니즘일 경우에, 장벽 층 여기저기로 터널링을 가능하게 하는 개재(intervening) 금속층이 제공된다. 금속 내부층의 두께는, 금속이 인접한 확산 장벽층에 대한 접촉 촉진층으로서 기능하도록 특징물 바닥에서 필요한 두께를 식별함으로써 결정된다. 라이너 스택의 종단 층은 금속 또는 금속 질화물의 어느 하나일 수 있지만, 일반적으로, 금속은 금속 질화물보다 더 평활한 구리 덧층(overlayer)을 가능하게 하는 것으로 판명되었다. 여하튼, 종단 층의 두께는, 종단 층이 상호 접속 금속 안정화 층으로서 기능하기에 충분한 특징물의 측벽에서 필요한 두께를 식별함으로써 결정된다. 라이너 스택의 증착 시퀀스 및 각 층의 두께를 식별하면, 라이너 스택 또는 확산 장벽 스택은 상호 접속 구조에서 최적 라이너로서 유전체와 일체로 형성된다. 전체 구조는 양호한 전기적 성질을 가져, 확산에 의한 저하에 대해 강하다.
상술한 것은 탄탈 및 질화 탄탈에 관련된 실시예를 포함하지만, 본 발명은 확산 장벽 두께가 구조의 접촉 저항을 지배하는(dominate) 어떠한 구조에도 적용 가능하다. 구조에 필요한 전체 확산 장벽의 두께를 선택하여, 장벽을 개재 금속에 의해 분리된 더욱 얇은 개별 층으로 분할하고, 적당한 증착 기술을 이용함으로써, 우수한 전체 구조가 획득 가능하다. 따라서, 본 발명은, Ti/TiN 또는 W/WN과 같은 다른 내열성 금속/내열성 금속 질화물 라이너 및, Si3N5와 같은 비도전성 장벽층에 적용 가능하다. Ta/TaN 시스템에 대해 상세히 기술되었지만, 본 기술 분야의 숙련자는 본 발명을 다른 유사한 시스템에 적용할 수 있다. 더욱이, 구리 배선이 주로 현행 디바이스에 사용되지만, 본 발명은 현재 공지되어 있거나 후에 개발되는 어떠한 상호 접속 디바이스에도 적용한다.
본 발명이 실시예로 설명되었고, 실시예가 상당히 상세하게 기술되었지만, 첨부한 청구 범위의 범주를 이러한 상세로 제한하는 것으로 의도되지 않는다. 부가적인 이점 및 수정은 본 기술 분야의 숙련자에게는 명백해질 것이다. 그래서, 본 발명은 광위적인 양상에서 도시되고 설명된 특정 상세 사항, 대표적인 장치 및 방법과 예시적인 실시예로 제한되지 않는다. 따라서, 출원인의 일반적인 발명의 개념의 범주 또는 정신으로부터 벗어나지 않고 이러한 상세 사항으로부터 변경이 이루어질 수 있다.

Claims (64)

  1. 상호 접속 구조에 사용하기 위한 유전체와 일체의 확산 장벽 스택을 형성하는 방법으로서, 상기 스택을 통한 전류의 통과는 터널링을 통해 일어나는 확산 장벽 스택의 형성 방법에 있어서,
    상부 표면 및, 측벽 및 바닥을 포함하는 하나 이상의 리세스된 표면 특징물을 포함하는 토포그래피를 가진 유전체를 제공하는 단계 및,
    하나 이상의 전기 저항성 확산 장벽과 교호 관계인 하나 이상의 내열성 금속 층을 포함하는 유전체 토포그래피 상에 라이너 스택을 증착하는 단계를 포함하는데,
    종단 층과 다른 각 금속 층은 하나 이상의 확산 장벽 층에 대한 접촉 촉진 층으로서 기능하기에 충분한 특징물 바닥에서의 두께를 가지며,
    각 확산 장벽 층은 상기 확산 장벽 층을 통하는 터널 전류의 통과를 실질적으로 제한하는 두께보다 작은 두께를 가지고, 하나 이상의 확산 장벽 층을 합한 전체 두께는 하나 이상의 금속 층, 유전체 토포그래피 또는 후속하여 적용되는 상호 접속 층으로부터의 확산 원자의 통과를 차단하기에 충분한 것을 특징으로 하는 확산 장벽 스택의 형성 방법.
  2. 구리 상호 접속에 사용하기 위한 유전체와 일체의 확산 장벽 스택을 형성하는 방법으로서, 상기 스택을 통한 전류의 통과는 터널링을 통해 일어나는 확산 장벽 스택의 형성 방법에 있어서,
    상부 표면 및, 측벽 및 바닥을 포함하는 하나 이상의 리세스된 표면 특징물을 포함하는 토포그래피를 가진 유전체를 제공하는 단계 및,
    하나 이상의 전기 저항성 확산 장벽과 교호 관계인 하나 이상의 내열성 금속 층을 포함하는 유전체 토포그래피 상에 라이너 스택을 증착하는 단계를 포함하는데,
    상기 유전체 상의 제 1 층은 상기 유전체가 이동 반응성 종을 함유할 경우에는 확산 장벽 층이고,
    상기 라이너 스택의 종단 층은 구리 안정화 층으로서 기능하기에 충분한 특징물 측벽에서의 두께를 가진 내열성 금속 층이며,
    종단 층과 다른 각 금속 층은 하나 이상의 확산 장벽 층에 대한 접촉 촉진 층으로서 기능하기에 충분한 특징물 바닥에서의 두께를 가지며,
    각 확산 장벽 층은 상기 확산 장벽 층을 통하는 터널 전류의 통과를 실질적으로 제한하는 두께보다 작은 두께를 가지고, 하나 이상의 확산 장벽 층을 합한 전체 두께는 하나 이상의 금속 층, 유전체 토포그래피 또는 후속하여 적용되는 구리 층으로부터의 확산 원자의 통과를 차단하기에 충분한 것을 특징으로 하는 확산 장벽 스택의 형성 방법.
  3. 제 1 항에 있어서,
    상기 라이너 스택의 상기 종단 층은 상호 접속 안정화 층으로서 기능하기에 충분한 상기 특징물 측벽에서의 두께를 가지는 것을 특징으로 하는 확산 장벽 스택의 형성 방법.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 하나 이상의 금속 층은 플라즈마 증진 화학적 증착법에 의해 증착되는 것을 특징으로 하는 확산 장벽 스택의 형성 방법.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 하나 이상의 금속 층은 이온화 물리적 증착법에 의해 증착되는 것을 특징으로 하는 확산 장벽 스택의 형성 방법.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 하나 이상의 확산 장벽 층은 열 화학적 증착법에 의해 증착되는 것을 특징으로 하는 확산 장벽 스택의 형성 방법.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 확산 장벽은 절연성 재료인 것을 특징으로 하는 확산 장벽 스택의 형성 방법.
  8. 제 7 항에 있어서,
    상기 절연성 재료는 질화 규소인 것을 특징으로 하는 확산 장벽 스택의 형성 방법.
  9. 제 1 항 또는 제 2 항에 있어서,
    상기 금속은 탄탈, 텅스텐 및 티탄의 그룹으로부터 선택된 내열성 금속인 것을 특징으로 하는 확산 장벽 스택의 형성 방법.
  10. 제 1 항 또는 제 2 항에 있어서,
    상기 금속은 탄탈인 것을 특징으로 하는 확산 장벽 스택의 형성 방법.
  11. 제 10 항에 있어서,
    상기 종단 층과 다른 각 금속 층은 약 5-20Å의 특징물 바닥에서의 두께를 가지는 것을 특징으로 하는 확산 장벽 스택의 형성 방법.
  12. 제 1 항에 있어서,
    상기 유전체는 불소화되고, 상기 유전체 상의 제 1 층은 금속 질화물 확산 장벽인 것을 특징으로 하는 확산 장벽 스택의 형성 방법.
  13. 제 1 항에 있어서,
    상기 라이너 스택의 상기 종단 층은 금속 종단 층인 것을 특징으로 하는 확산 장벽 스택의 형성 방법.
  14. 제 2 항 또는 제 13 항에 있어서,
    상기 종단 층은 약 20Å의 특징물 측벽에서의 두께를 가진 탄탈인 것을 특징으로 하는 확산 장벽 스택의 형성 방법.
  15. 제 1 항 또는 제 2 항에 있어서,
    상기 확산 장벽은 TaN이고, 상기 특징물 측벽에서의 하나 이상의 확산 장벽 층의 합의 두께는 약 5Å 내지 약 50Å인 것을 특징으로 하는 확산 장벽 스택의 형성 방법.
  16. 제 1 항 또는 제 2 항에 있어서,
    상기 확산 장벽은 TaN이고, 상기 특징물 측벽에서의 각 확산 장벽 층의 두께는 약 25Å 이하인 것을 특징으로 하는 확산 장벽 스택의 형성 방법.
  17. 제 1 항 또는 제 2 항에 있어서,
    상기 라이너 스택을 증착하는 단계는 상기 하나 이상의 내열성 금속 층에 의해 분리된 2 이상의 전기 저항성 확산 장벽 층을 포함하는 것을 특징으로 하는 확산 장벽 스택의 형성 방법.
  18. 제 17 항에 있어서,
    상기 2 이상의 확산 장벽 층은 TaN이고, 상기 특징물 측벽에서의 상기 2 이상의 확산 장벽 층의 합의 두께는 약 5Å 내지 약 50Å인 것을 특징으로 하는 확산 장벽 스택의 형성 방법.
  19. 구리 상호 접속에 사용하기 위한 유전체와 일체의 확산 장벽 스택을 형성하는 방법에 있어서,
    상부 표면 및, 측벽 및 바닥을 포함하는 하나 이상의 리세스된 표면 특징물을 포함하는 토포그래피를 가진 유전체를 제공하는 단계 및,
    하나 이상의 질화 탄탈 저항성 확산 장벽과 교호 관계인 하나 이상의 탄탈 층을 포함하는 유전체 토포그래피 상에 라이너 스택을 증착하는 단계를 포함하는데,
    상기 유전체 상의 제 1 층은 상기 유전체가 이동 반응성 종을 함유할 경우에는 질화 탄탈이고,
    상기 라이너 스택의 종단 층은 구리 안정화 층으로서 기능하기에 충분한 특징물 측벽에서의 두께를 가진 탄탈이며,
    상기 종단 층과 다른 각 탄탈 층은 하나 이상의 확산 장벽 층에 대한 접촉 촉진 층으로서 기능하기에 충분한 특징물 바닥에서의 두께를 가지며,
    각 질화 탄탈 확산 장벽 층은 상기 확산 장벽 층을 통하는 전류의 통과를 실질적으로 제한하는 두께보다 작은 두께를 가지고, 하나 이상의 확산 장벽 층을 합한 전체 두께는 하나 이상의 탄탈 층, 유전체 토포그래피 또는 후속하여 적용되는 구리 층으로부터의 확산 원자의 통과를 차단하기에 충분한 것을 특징으로 하는 확산 장벽 스택의 형성 방법.
  20. 제 19 항에 있어서,
    상기 하나 이상의 탄탈 층은 플라즈마 증진 화학적 증착법에 의해 증착되는 것을 특징으로 하는 확산 장벽 스택의 형성 방법.
  21. 제 19 항에 있어서,
    상기 하나 이상의 탄탈 층은 이온화 물리적 증착법에 의해 증착되는 것을 특징으로 하는 확산 장벽 스택의 형성 방법.
  22. 제 19 항에 있어서,
    상기 하나 이상의 질화 탄탈 층은 열 화학적 증착법에 의해 증착되는 것을 특징으로 하는 확산 장벽 스택의 형성 방법.
  23. 제 19 항에 있어서,
    상기 종단 층과 다른 각 탄탈 층은 약 5-20Å의 특징물 바닥에서의 두께를 가지는 것을 특징으로 하는 확산 장벽 스택의 형성 방법.
  24. 제 19 항에 있어서,
    상기 말단 층은 약 20Å의 특징물 측벽에서의 두께를 가지는 것을 특징으로 하는 확산 장벽 스택의 형성 방법.
  25. 제 19 항에 있어서,
    상기 특징물 측벽에서의 상기 하나 이상의 확산 장벽 층의 합의 두께는 약 5Å 내지 약 50Å이고, 상기 특징물 측벽에서의 각 확산 장벽 층의 두께는 약 25Å 이하인 것을 특징으로 하는 확산 장벽 스택의 형성 방법.
  26. 제 19 항에 있어서,
    상기 라이너 스택을 증착하는 단계는 상기 하나 이상의 탄탈 층에 의해 분리된 2 이상의 질화 탄탈 저항성 확산 장벽 층을 포함하는 것을 특징으로 하는 확산 장벽 스택의 형성 방법.
  27. 제 26 항에 있어서,
    상기 특징물 측벽에서의 상기 2 이상의 확산 장벽 층의 합의 두께는 약 5Å 내지 약 50Å인 것을 특징으로 하는 확산 장벽 스택의 형성 방법.
  28. 상호 접속 구조에 사용하기 위한 유전체와 일체의 확산 장벽 스택으로서, 상기 스택을 통한 전류의 통과는 터널링을 통해 일어나는 확산 장벽 스택에 있어서,
    상부 표면 및, 측벽 및 바닥을 포함하는 하나 이상의 리세스된 표면 특징물을 포함하는 토포그래피를 가진 유전체 및,
    상기 유전체 토포그래피 상에서 하나 이상의 전기 저항성 확산 장벽 층과 교호 관계인 하나 이상의 내열성 금속 층을 포함하는 라이너 스택을 포함하는데,
    상기 라이너 스택의 종단 층은 상호 접속 안정화 층으로서 기능하기에 충분한 특징물 측벽에서의 두께를 가지고,
    상기 종단 층과 다른 각 금속 층은 하나 이상의 확산 장벽 층에 대한 접촉 촉진 층으로서 기능하기에 충분한 특징물 바닥에서의 두께를 가지며,
    각 확산 장벽 층은 상기 확산 장벽 층을 통한 터널 전류의 통과를 실질적으로 제한하는 두께보다 작은 두께를 가지고, 하나 이상의 확산 장벽 층을 합한 전체 두께는 하나 이상의 금속 층, 유전체 토포그래피 또는 후속하여 적용되는 상호 접속 층으로부터의 확산 원자의 통과를 차단하기에 충분한 것을 특징으로 하는 확산 장벽 스택.
  29. 제 28 항에 있어서,
    상기 확산 장벽은 절연성 재료인 것을 특징으로 하는 확산 장벽 스택.
  30. 제 29 항에 있어서,
    상기 절연성 재료는 질화 규소인 것을 특징으로 하는 확산 장벽 스택.
  31. 제 28 항에 있어서,
    상기 금속은 탄탈, 텅스텐 및 티탄의 그룹으로부터 선택된 내열성 금속인 것을 특징으로 하는 확산 장벽 스택.
  32. 제 28 항에 있어서,
    상기 금속은 탄탈인 것을 특징으로 하는 확산 장벽 스택.
  33. 제 32 항에 있어서,
    상기 종단 층과 다른 상기 하나 이상의 금속 층은 제각기 약 5-20Å의 특징물 바닥에서의 두께를 가지는 것을 특징으로 하는 확산 장벽 스택.
  34. 제 28 항에 있어서,
    상기 유전체는 불소화되고, 상기 유전체 상의 제 1 층은 금속 질화물 확산 장벽인 것을 특징으로 하는 확산 장벽 스택.
  35. 제 28 항에 있어서,
    상기 라이너 스택의 상기 종단 층은 금속 종단 층인 것을 특징으로 하는 확산 장벽 스택.
  36. 제 28 항에 있어서,
    상기 종단 층은 약 20Å의 특징물 측벽에서의 두께를 가진 탄탈인 것을 특징으로 하는 확산 장벽 스택.
  37. 제 28 항에 있어서,
    상기 확산 장벽은 TaN이고, 상기 특징물 측벽에서의 상기 하나 이상의 확산 장벽 층의 합의 두께는 약 5Å 내지 약 50Å인 것을 특징으로 하는 확산 장벽 스택.
  38. 제 28 항에 있어서,
    상기 확산 장벽은 TaN이고, 상기 특징물 측벽에서의 각 확산 장벽 층의 두께는 약 25Å 이하인 것을 특징으로 하는 확산 장벽 스택.
  39. 제 28 항에 있어서,
    상기 라이너 스택은 상기 하나 이상의 내열성 금속 층에 의해 분리된 2 이상의 전기 저항성 확산 장벽 층을 포함하는 것을 특징으로 하는 확산 장벽 스택.
  40. 제 39 항에 있어서,
    상기 2 이상의 확산 장벽 층은 TaN이고, 상기 특징물 측벽에서의 상기 2 이상의 확산 장벽 층의 합의 두께는 약 5Å 내지 약 50Å인 것을 특징으로 하는 확산 장벽 스택.
  41. 구리 상호 접속에 사용하기 위한 유전체와 일체의 확산 장벽 스택에 있어서,
    상부 표면 및, 측벽 및 바닥을 포함하는 하나 이상의 리세스된 표면 특징물을 포함하는 토포그래피를 가진 유전체 및,
    상기 유전체 토포그래피 상에서 하나 이상의 질화 탄탈 저항성 확산 장벽 층과 교호 관계인 하나 이상의 탄탈 층을 포함하는 라이너 스택을 포함하는데,
    상기 유전체 상의 제 1 층은 상기 유전체가 이동 반응성 종을 함유할 경우에는 질화 탄탈이고,
    상기 라이너 스택의 종단 층은 구리 안정화 층으로서 기능하기에 충분한 특징물 측벽에서의 두께를 가진 탄탈이며,
    상기 종단 층과 다른 각 탄탈 층은 상기 하나 이상의 확산 장벽 층에 대한 접촉 촉진 층으로서 기능하기에 충분한 특징물 바닥에서의 두께를 가지고,
    각 질화 탄탈 확산 장벽 층은 상기 확산 장벽 층을 통한 전류의 통과를 실질적으로 제한하는 두께보다 작은 두께를 가지며, 상기 하나 이상의 확산 장벽 층을 합한 전체 두께는 상기 하나 이상의 탄탈 층, 상기 유전체 토포그래피 또는 후속하여 적용된 구리 층으로부터의 확산 원자의 통과를 차단하기에 충분한 것을 특징으로 하는 확산 장벽 스택.
  42. 제 41 항에 있어서,
    상기 종단 층과 다른 각 탄탈 층은 약 5-20Å의 특징물 바닥에서의 두께를 가지는 것을 특징으로 하는 확산 장벽 스택.
  43. 제 41 항에 있어서,
    상기 종단 층은 약 20Å의 특징물 측벽에서의 두께를 가지는 것을 특징으로 하는 확산 장벽 스택.
  44. 제 41 항에 있어서,
    상기 특징물 측벽에서의 상기 하나 이상의 확산 장벽 층의 합의 두께는 약 5Å 내지 약 50Å이고, 상기 특징물 측벽에서의 각 확산 장벽 층의 두께는 약 25Å 이하인 것을 특징으로 하는 확산 장벽 스택.
  45. 제 41 항에 있어서,
    상기 라이너 스택은 상기 하나 이상의 탄탈 층에 의해 분리된 2 이상의 질화 탄탈 저항성 확산 장벽 층을 포함하는 것을 특징으로 하는 확산 장벽 스택.
  46. 제 45 항에 있어서,
    상기 특징물 측벽에서의 상기 2 이상의 확산 장벽 층의 합의 두께는 약 5Å 내지 약 50Å인 것을 특징으로 하는 확산 장벽 스택.
  47. 삭제
  48. 삭제
  49. 삭제
  50. 삭제
  51. 삭제
  52. 삭제
  53. 삭제
  54. 삭제
  55. 삭제
  56. 삭제
  57. 삭제
  58. 삭제
  59. 삭제
  60. 삭제
  61. 삭제
  62. 삭제
  63. 삭제
  64. 삭제
KR1020037007002A 2000-11-28 2001-10-31 듀얼 다마신 금속 배선용 최적화 라이너 KR100542787B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US09/723,874 2000-11-28
US09/723,874 US6508919B1 (en) 2000-11-28 2000-11-28 Optimized liners for dual damascene metal wiring
PCT/US2001/045215 WO2002059944A2 (en) 2000-11-28 2001-10-31 Optimized liners for dual damascene metal wiring

Publications (2)

Publication Number Publication Date
KR20030059270A KR20030059270A (ko) 2003-07-07
KR100542787B1 true KR100542787B1 (ko) 2006-01-11

Family

ID=24908056

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020037007002A KR100542787B1 (ko) 2000-11-28 2001-10-31 듀얼 다마신 금속 배선용 최적화 라이너

Country Status (8)

Country Link
US (1) US6508919B1 (ko)
EP (1) EP1340252A2 (ko)
JP (1) JP2004518291A (ko)
KR (1) KR100542787B1 (ko)
CN (1) CN100472750C (ko)
AU (1) AU2002249781A1 (ko)
TW (1) TW531831B (ko)
WO (1) WO2002059944A2 (ko)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6764940B1 (en) 2001-03-13 2004-07-20 Novellus Systems, Inc. Method for depositing a diffusion barrier for copper interconnect applications
DE10261466B4 (de) * 2002-12-31 2007-01-04 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung einer leitenden Barrierenschicht mit verbesserten Haft- und Widerstandseigenschaften
US7842605B1 (en) 2003-04-11 2010-11-30 Novellus Systems, Inc. Atomic layer profiling of diffusion barrier and metal seed layers
US8298933B2 (en) 2003-04-11 2012-10-30 Novellus Systems, Inc. Conformal films on semiconductor substrates
DE102005023122A1 (de) * 2005-05-19 2006-11-23 Infineon Technologies Ag Integrierte Schaltungsanordnung mit Schichtstapel und Verfahren
CN101796636B (zh) * 2005-06-14 2013-02-27 丘费尔资产股份有限公司 芯片连接方法
US7510634B1 (en) 2006-11-10 2009-03-31 Novellus Systems, Inc. Apparatus and methods for deposition and/or etch selectivity
US20080242088A1 (en) * 2007-03-29 2008-10-02 Tokyo Electron Limited Method of forming low resistivity copper film structures
US7704879B2 (en) * 2007-09-27 2010-04-27 Tokyo Electron Limited Method of forming low-resistivity recessed features in copper metallization
US7884012B2 (en) * 2007-09-28 2011-02-08 Tokyo Electron Limited Void-free copper filling of recessed features for semiconductor devices
US8247030B2 (en) * 2008-03-07 2012-08-21 Tokyo Electron Limited Void-free copper filling of recessed features using a smooth non-agglomerated copper seed layer

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5739579A (en) * 1992-06-29 1998-04-14 Intel Corporation Method for forming interconnections for semiconductor fabrication and semiconductor device having such interconnections
US5719447A (en) * 1993-06-03 1998-02-17 Intel Corporation Metal alloy interconnections for integrated circuits
US5610106A (en) * 1995-03-10 1997-03-11 Sony Corporation Plasma enhanced chemical vapor deposition of titanium nitride using ammonia
EP0744777B1 (en) * 1995-05-25 2000-08-30 Matsushita Electric Industrial Co., Ltd. Nonlinear element and bistable memory device
US5702976A (en) * 1995-10-24 1997-12-30 Micron Technology, Inc. Shallow trench isolation using low dielectric constant insulator
JP2937127B2 (ja) * 1996-07-30 1999-08-23 日本電気株式会社 半導体装置
JP3925566B2 (ja) * 1996-11-15 2007-06-06 キヤノンアネルバ株式会社 薄膜形成装置
US6139697A (en) * 1997-01-31 2000-10-31 Applied Materials, Inc. Low temperature integrated via and trench fill process and apparatus
KR100261017B1 (ko) * 1997-08-19 2000-08-01 윤종용 반도체 장치의 금속 배선층을 형성하는 방법
US6887353B1 (en) * 1997-12-19 2005-05-03 Applied Materials, Inc. Tailored barrier layer which provides improved copper interconnect electromigration resistance
US6189209B1 (en) * 1998-10-27 2001-02-20 Texas Instruments Incorporated Method for reducing via resistance in small high aspect ratio holes filled using aluminum extrusion
JP3974284B2 (ja) * 1999-03-18 2007-09-12 株式会社東芝 半導体装置の製造方法
US6355558B1 (en) * 1999-06-10 2002-03-12 Texas Instruments Incorporated Metallization structure, and associated method, to improve crystallographic texture and cavity fill for CVD aluminum/PVD aluminum alloy films
US6342448B1 (en) * 2000-05-31 2002-01-29 Taiwan Semiconductor Manufacturing Company Method of fabricating barrier adhesion to low-k dielectric layers in a copper damascene process

Also Published As

Publication number Publication date
WO2002059944A8 (en) 2003-06-12
TW531831B (en) 2003-05-11
KR20030059270A (ko) 2003-07-07
CN1608319A (zh) 2005-04-20
WO2002059944A2 (en) 2002-08-01
AU2002249781A1 (en) 2002-08-06
US6508919B1 (en) 2003-01-21
JP2004518291A (ja) 2004-06-17
EP1340252A2 (en) 2003-09-03
CN100472750C (zh) 2009-03-25

Similar Documents

Publication Publication Date Title
KR101468241B1 (ko) 상호접속 구조체 및 다마신 구조체의 제조 방법
US7425506B1 (en) Methods of providing an adhesion layer for adhesion of barrier and/or seed layers to dielectric films
US6958296B2 (en) CVD TiSiN barrier for copper integration
KR102036245B1 (ko) 구리 배리어 적용들을 위한 도핑된 탄탈룸 질화물
US6444568B1 (en) Method of forming a copper diffusion barrier
KR100652334B1 (ko) 캡층을 갖는 반도체 상호연결 구조물 상에 금속층을피착하는 방법
US20050023686A1 (en) Multilayer diffusion barrier for copper interconnections
US20070197023A1 (en) Entire encapsulation of Cu interconnects using self-aligned CuSiN film
US20080242088A1 (en) Method of forming low resistivity copper film structures
KR100817350B1 (ko) 규소 탄화물 박막의 이중 플라즈마 처리
US8536069B2 (en) Multilayered low k cap with conformal gap fill and UV stable compressive stress properties
US20080237860A1 (en) Interconnect structures containing a ruthenium barrier film and method of forming
KR100542787B1 (ko) 듀얼 다마신 금속 배선용 최적화 라이너
JP4242648B2 (ja) 金属イオン拡散バリア層
US7223692B2 (en) Multi-level semiconductor device with capping layer for improved adhesion
KR20040111010A (ko) 반도체 장치 및 그 제조 방법
KR100365061B1 (ko) 반도체소자및반도체소자제조방법
TW543101B (en) Method of achieving high adhesion of CVD copper thin films on TaN substrates
US20050037613A1 (en) Diffusion barrier for copper lines in integrated circuits
US6632737B1 (en) Method for enhancing the adhesion of a barrier layer to a dielectric
KR20070081265A (ko) 반도체 소자의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121227

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20131218

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee