CN1608319A - 用于双重镶嵌式金属线的最佳衬层 - Google Patents

用于双重镶嵌式金属线的最佳衬层 Download PDF

Info

Publication number
CN1608319A
CN1608319A CNA018195393A CN01819539A CN1608319A CN 1608319 A CN1608319 A CN 1608319A CN A018195393 A CNA018195393 A CN A018195393A CN 01819539 A CN01819539 A CN 01819539A CN 1608319 A CN1608319 A CN 1608319A
Authority
CN
China
Prior art keywords
layer
thickness
diffusion impervious
tantalum
metal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA018195393A
Other languages
English (en)
Other versions
CN100472750C (zh
Inventor
约瑟夫·T·希尔曼
托马斯·J·利卡塔
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tokyo Electron Ltd
Original Assignee
Tokyo Electron Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Electron Ltd filed Critical Tokyo Electron Ltd
Publication of CN1608319A publication Critical patent/CN1608319A/zh
Application granted granted Critical
Publication of CN100472750C publication Critical patent/CN100472750C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76846—Layer combinations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本发明涉及一种在用于双重镶嵌式金属芯片级互连结构的电介质上形成扩散阻挡叠层的方法、以及因此生产的扩散阻挡叠层。金属和电阻性扩散阻挡层形成的交互层沉积在电介质基片上，其中不同的层具有适于其在器件中的功能的不同厚度。在本发明的一示例中，钽和氮化钽形成的交互层沉积在电介质基片上。

Description

用于双重镶嵌式金属布线的最佳衬层
技术领域
本发明涉及用于双重镶嵌(dual damascene)式金属芯片级互连结构的衬层薄膜的形成。
背景技术
在普通的双重镶嵌金属工艺中，在下凹特征(feature)中溅射入薄衬层，比如难熔衬层，然后该下凹特征涂覆更厚且导电性更好的薄膜，比如铜，所述薄膜可以在器件工作时传输电流。
在Cu与SiO2电介质互连的情况下，例如通过随后沉积叠加的互连薄膜或结构，可以涂布第一金属衬层薄膜，比如Ta或Ti，以提供粘着力、低接触电阻，以及减轻周围电介质的污染。可以在上面涂布第二金属氮化物衬层薄膜，比如TaN、TiN或WNx，以提高阻挡性能。涂布下一层薄膜，比如Cu晶粒，以有利于互连结构的形成，例如电镀的Cu填料。最后，将晶片输送到另一设备，完成互连结构的形成。
对于Cu与氟化电介质互连的情况，省略Ta或Ti的沉积步骤，金属氮化物直接沉积在电介质上，因为纯金属比如Ta或Ti可以与氟反应而形成化合物，该化合物使电介质和衬层薄膜之间的界面弱化而薄膜分层。这同样适用于其他可能存在于电介质中的活性反应组分。
衬层薄膜通常通过普通的物理气相沉积(PVD)进行沉积，该工艺导致下凹表面特征比如触点、沟槽和通道与晶片的上表面相比，覆盖率较差。对于高纵横比的特征尤其是这样。现已研究了离子化PVD和化学气相沉积(CVD)工艺，它们提供了具有比普通PVD形成的特性更好的不同特性的薄膜。尤其是，离子化PVD大大增加了所述特征底部的覆盖率，并增加了侧壁的覆盖率。通常，如本领域所公知，离子化PVD包括从源溅射颗粒并通过高密度等离子体将所述颗粒转换成正离子，然后施加电场或偏压，而通过电势差使所述离子进入所述凹入特征。对于本领域的技术人员而言，现有多种设备可以实现离子化PVD，其中的一个示例在在审申请09/442600中描述，题目为“离子化物理气相沉积的方法和设备”，在此通过引用而包括。
也可使用CVD沉积薄膜。这种薄膜具有不同于PVD薄膜的特征。CVD工艺使用反应前体，所述反应前体可包括卤素，比如氟和氯。所述前体扩散到基片表面上，在表面上它们反应，并留下含金属的薄膜。所述反应可以通过热或等离子增强的机理实现。热CVD可以形成整个特征的均匀覆盖。通常，如本领域所公知，热CVD是一种高温工艺，其中反应前体经过加热的基片，在反应器的高温环境中，它们易于分解并重新组合，而在加热的基片上形成保形的含金属薄膜。等离子增强的CVD提供了类似于离子化PVD提供的覆盖率，但在所述特征开口附近外伸较小。等离子增强的CVD引入了等离子体，以便从反应前体生成反应性化学组分，这些组分组合而在基片表面上沉积所需的薄膜。等离子增强的CVD提供的能量增强可以使待沉积层在与单独的热CVD方法沉积相比，在明显更低的温度下沉积。对于本领域技术人员而言，现有多种设备可以实现热和/或等离子增强的CVD，其中的一个示例在在审申请09/300632中描述，题目为“由卤化钽前体集成Ta和TaNx薄膜的CVD”，在此通过引用而包括。
通常，导电性难熔金属氮化物，比如Ta2N、TaSiN、TiN、WNx和WSiN可以用作扩散阻挡层，以防止外界颗粒迁移进入电介质中或线路下方的半导体基片中。在高约450℃的普通工艺温度下，这种薄膜是中等导电的，稳定的且不会热降解和化学反应，且如果在沿所述特征的所有位置薄膜的厚度足够，则可有效地阻挡有害的原子迁移。然而，扩散阻挡层薄膜的厚度应当处处最小，以为导电的铜填料或其他导电金属填料提供更大的空间，且通过化学机械抛光(CMP)而易于从上表面上去除，尤其是在所述特征底部，以使器件的接触电阻较低。实际上，薄膜产品的电阻率和厚度必须设计成对于0.1μm的IC产品节点而言，器件的接触电阻规格例如约为每触点2-4欧姆。因此，必须打破具有足够的扩散阻挡层材料，以阻挡来自金属层、电介质和互连金属的扩散原子通过，和具有足够薄的层以实现良好的电接触以及低成本制造之间的平衡。
对于含有无定形三元化合物比如TaSiN和WsiN、无定形的TaN的更高接触电阻的金属氮化物，以及绝缘的扩散阻挡层比如Si3N4而言，高接触电阻的问题更严重，其中所有这些阻挡层具有非常牢固的扩散阻挡性能。
尽管已有在晶片上形成各种层的不同方法，但仍需要提供一种用于形成双重镶嵌式布线的衬层的有效方法。
发明内容
本发明提供了一种与用于互连结构中的电介质成为一体的扩散阻挡叠层，所述电介质外形具有表面特征，比如触点、沟槽和通孔，且本发明还提供了一种用于在电介质上形成扩散阻挡叠层的方法，所述方法包括沉积由金属和电阻性的扩散阻挡层，比如金属氮化物或绝缘的氮化硅，而形成的交互层。每层具有足以在所述结构中实现所需功能的厚度。内部金属层具有足以起到促进接触层作用的厚度。所述电阻性扩散阻挡层具有足以使电流通过所述层的单层厚度，和足以阻挡扩散原子通过的所有扩散阻挡层的总厚度。所述叠层的末层起互连金属稳定层的作用。
具体实施方式
本发明综合了多种涂覆技术形成最佳的衬层，所述衬层具有优于普通的衬层集成方案的优点。为此，根据本发明，用于双重镶嵌式金属芯片级互连结构的金属基衬层薄膜包括一或多个金属和电阻性扩散阻挡层比如金属氮化物薄膜或绝缘体构成的叠层，其中不同的薄膜具有适于其在器件中的功能的不同厚度。通过促进互连金属晶粒层的形成可以设置较宽的电镀工艺窗口，其中所述互连金属晶粒层形态稳定，且不会过度地在所述特征开口上外伸。通过利用坚固的阻挡材料并确保沿整个特征表面保持足够的阻挡层覆盖率，可以提供良好的扩散阻挡性能。通过在至少一个串联层中分配阻挡层薄膜的厚度，可以提供良好的接触电阻，以便通过直接传导或隧道效应(tunneling)使电流通过，其中所述串联层足够薄，且由金属隔开。通过选择第一衬层薄膜以及沉积顺序提供良好的附着力，且不会导致电介质衬层界面上形成不良的副产品。增强保形性有利于CMP，其中对于侧壁上给定的覆盖率，所述保形性致使铜表面上的阻挡层厚度较小。在本发明的实施例中，所有衬层和晶粒薄膜都利用同一真空平台沉积，从而防止晶片暴露于薄膜沉积过程中间的污染物。在另一实施例中，所有衬层薄膜在同一沉积室内利用串行CVD工艺进行沉积。
在本发明实施例的第一示例中，TaN/Ta/TaN/Ta扩散阻挡叠层与氟化电介质成为一体。因为电介质是氟化的，所以第一衬层是金属氮化物或绝缘材料，以便防止电介质-衬层界面上形成副产品。在所述第一示例中，扩散阻挡层材料是TaN，金属是Ta。例如，假定需要约50的总阻挡层厚度，尤其是在特征侧壁上，从而获得良好的扩散阻挡性能，并且假定隧道电流不能通过厚度大于约25的单个TaN薄膜层。如果需要不同的总扩散阻挡层厚度，那么叠层的衬层可以相应成比例变化。而且，如果电流不足以通过给定的阻挡层厚度，那么可以减小单个阻挡层的厚度，且可以对末层金属层下方的叠层增加另外的阻挡层/金属系列，以恢复阻挡性能。中间金属层应当在下凹的表面特征比如触点、沟槽和通孔的底部处足够厚，以形成类似金属的电学状态，从而有利于经相邻电阻性薄膜的隧道效应，起到促进接触层的作用。末层金属层可以是扩散阻挡层或金属，且应当在所述特征的侧壁和底部上足够厚，以起到互连金属稳定层的作用。如果不足够厚，则互连薄膜的形态较差。例如，末层金属层至少约20。然而，如果可以保持良好的形态，它则可以象单层或数个单层一样薄。在本发明的一个实施例中，末层的侧壁厚度约25-50。
为了实现本发明的第一示例的集成目的，用于晶片特征的薄膜应当具有下述衬层叠层排布和在指示位置处的大致层厚：
表1
    厚度和材料     厚度位置     沉积顺序 薄膜功能
    20 Ta     侧壁     薄膜4 互连稳定层
    25 TaN     侧壁     薄膜3 串联扩散阻挡层
    15 Ta     底部     薄膜2 促进接触层
    25 TaN     侧壁     薄膜1 串联扩散阻挡层
    氟化电介质      -     基片  -
为了实现表1所示最需要的覆盖，且仍然有利于电镀填充和CMP，或其他互连结构形成技术，使用热和等离子工艺组合是有效的。对于Ta的等离子增强的CVD工艺，得到约8％的侧壁覆盖率，而TaN的热CVD工艺表现出约90％的侧壁覆盖率。然而，Ta的等离子增强的CVD工艺提供了40％的底部覆盖率，TaN的热CVD工艺提供了90％的底部覆盖率。为了论述，梯级覆盖率(step coverage)定义为在一特征的侧壁(沿侧壁的最薄点处)或底部的涂覆厚度与所述特征附近的上表面上的涂覆厚度的比值(乘100)。因此，对于使用等离子增强的CVD沉积Ta层和热CVD沉积TaN层的上述薄膜顺序，晶片将具有下述沉积薄膜覆盖率和厚度。
表2
薄膜   材料 侧壁覆盖率 侧壁厚度() 底部覆盖率 底部厚度() 上表面厚度()
4   PECVD Ta     8％     20     40％     100     250
3   热TaN     90％     25     90％     25     28
2   PECVD Ta     8％     3     40％     15     38
1   热TaN     90％     25     90％     25     28
总计     73     165     344
侧壁的梯级覆盖率约21％，而底部的梯级覆盖率约48％。薄膜2是金属夹层，其厚度由接触电阻要求确定。薄膜2必须足够厚，以便在两层TaN层之间的底部触点处形成导电层，从而形成隧道穿透的金属电子状态。为此，在所述特征底部足够的金属厚度应约5-20。因为在纵横比约5的接触孔中，钽的等离子增强的CVD工艺的底部覆盖率约40％，所以在所述特征底部的15 Ta规定了基片上表面对应的38和所述特征侧壁上的3。因此，上表面的薄膜厚度约25 TaN/38 Ta/25 TaN/250 Ta，该叠层的保形性约21％，这是通过侧壁薄膜大致厚度的总和(25+3+25+20)被上表面薄膜大致厚度的总和(28+38+28+250)除而计算出来的。这大约是普通的离子化PVD工艺的两倍。
在本发明实施例的第二示例中，使用不释放氟的电介质，例如有机硅酸盐玻璃(OSG)或SILK(Dow Chemical Corp)。而且，使用TaN作为扩散阻挡层材料，而Ta作为金属。薄膜叠层由在电介质基片上表面的约38 Ta/28 TaN/250 Ta构成。其中钽通过等离子增强的CVD沉积，而氮化钽通过热CVD沉积，侧壁薄膜具有约3 Ta/25 TaN/20 Ta的相应厚度。第一层Ta层起促进接触层的作用，它在所述特征底部具有约15的厚度。侧壁的梯级覆盖率和叠层的保形性约15％，而底部的梯级覆盖率约44％。该示例在表3中进一步示出。
表3
  薄膜   材料 侧壁覆盖率  侧壁厚度() 底部覆盖率 底部厚度() 上表面厚度()
  3   PECVDTa     8％     20     40％     100     250
  2   热TaN     90％     25     90％     25     28
  1   PECVD Ta     8％     3     40％     15     38
  总计     48     140     316
与前一示例相比较，由于非氟化的电介质基片，取消了金属氮化物扩散阻挡层构成的第一层薄膜，钽层直接沉积在电介质上。结果是约25的金属氮化物扩散阻挡层材料来阻挡扩散的原子，且是薄到足以实现隧道传导的扩散阻挡层。然而，应当理解的是，当使用非氟化基片时，金属或扩散阻挡层可以沉积为第一衬层。还应当理解的是，如果使用氟化基片，但电介质以某种方式进行处理而使氟不与难熔金属反应，那么难熔金属可以沉积为第一衬层。这些原理同样适用于可能具有除氟之外的反应组分的电介质。
在本发明实施例的另一示例中，对前一实施例增加另外的阻挡层/金属系列。所述薄膜叠层由在非氟化电介质基片上表面的约38 Ta/28TaN/38 Ta/28 TaN/250 Ta构成。特征侧壁具有约3 Ta/25 TaN/3Ta/25 TaN/20 Ta的相应厚度，且薄膜叠层的保形性和侧壁的梯级覆盖率约20％。底部的梯级覆盖率约48％。该示例在表4中进一步示出。附加的阻挡层/金属系列增加了总的扩散阻挡层材料以及所述叠层的保形性和梯级覆盖率，同时保证单个阻挡层具有可以使隧道电流通过的厚度。
表4
  薄膜   材料 侧壁覆盖率 侧壁厚度() 底部覆盖率 底部厚度() 上表面厚度()
  5   PECVD Ta     8％     20     40％     100     250
  4   热TaN     90％     25     90％     25     28
  3   PECVD Ta     8％     3     40％     15     38
  2   热TaN     90％     25     90％     25     28
  1   PECVD Ta     8％     3     40％     15     38
  总计     76     180     382
在本发明实施例的另一示例中，使用热CVD沉积金属氮化物或绝缘扩散阻挡层，同时使用离子化PVD沉积金属层。所述薄膜叠层由氟化的或非氟化的电介质基片上表面上约28 TaN/200 Ta构成。所述特征侧壁具有约25 TaN/20 Ta的相应厚度，而所述薄膜叠层的保形性和侧壁梯级覆盖率约20％。底部的梯级覆盖率约64％。该示例在表5中进一步给出。
表5
薄膜   材料 侧壁覆盖率  侧壁厚度() 底部覆盖率  底部厚度() 上表面厚度()
2   I-PVD Ta     10％     20     60％     120     200
1   热TaN     90％     25     90％     25     28
总计     45     145     228
关于在此所述的离子化PVD、等离子增强的CVD和热CVD，有许多涉及可用于沉积上述层的沉积参数、气体和源前体、靶材及构造的文献。使用适当的沉积参数和材料实现本发明在互连结构制造领域的普通技术人员的常规技术内。
在上述内容中，已经论述了用于沉积交互的金属和电阻性扩散阻挡层的离子化PVD、热CVD和等离子增强的CVD工艺。通常，为了沉积金属层，等离子增强的CVD或离子化的PVD最适于获得扩散阻挡叠层的最优厚度。等离子增强的CVD和离子化PVD工艺保形性较差。通常，它们得到不超过约10％的侧壁梯级覆盖率。对于起促进接触层作用的金属层，例如钽夹层，仅要求在所述特征底部的厚度。如上所述，金属夹层必须足够厚，以在两扩散阻挡层之间的底部触点处形成导电层，从而形成隧道穿透的金属电子状态。然而所述厚度可以与单层一样薄，更合理的是至少两个单层。更合理的是，所述特征底部的厚度应当约5-20。在所述特征侧壁上金属夹层的厚度并不严格要求。实际上，希望侧壁的厚度最小，从而可以使更多的铜沉积在所述特征上。这可以通过使用沉积金属夹层的低梯级覆盖率的方法实现，其中侧壁的厚度可以更薄。等离子增强的CVD和离子化PVD是可以实现侧壁厚度最小化的低梯级覆盖率的方法。对于末层金属层，如果所述表面特征的底部和侧壁的厚度不足够厚，那么铜的形态可能较差。因此，与金属夹层相反，希望末层金属层具有更厚的侧壁覆层。在等离子增强的CVD或离子化PVD中使用的参数可以针对末层进行调节，而提供比其他层更厚或更薄的侧壁覆层。例如，在使用一个CVD室涂布所有衬层时，等离子体密度可以变化而在侧壁上沉积更多或更少的金属，或者晶片的偏移可以变化而提供或大或小的方向性，以增加侧壁的覆盖率。
至于电阻性扩散阻挡层的沉积，可以使用离子化PVD、热CVD或等离子增强的CVD中的任一种。然而，对于这些阻挡层，可能更希望较高的保形性，以确保整个晶片外形上均匀的扩散阻挡性能、以及较小的上表面厚度。热CVD能实现高达100％的保形性。离子化PVD和等离子增强的CVD将比引导到所述特征侧壁更多的颗粒引导到所述特征底部，且通常在邻接所述特征的上表面上得到更大的厚度。所以虽然可以使用三种方法的任一种，但热CVD产生了较高保形性的扩散阻挡层，可以使整个结构更坚固而不会扩散退化。
至于扩散阻挡叠层所沉积的电介质，集成电路制造领域的示例性电介质包括氧化物，比如氧化硅、氟氧化硅、多孔氧化硅和渗碳的氧化硅；有机硅酸盐玻璃(OSG)；旋压玻璃，比如SILK或FLARE(AlliedsignalInc.)；聚合物，比如干凝胶、气凝胶、甲基倍半硅氧烷(MSQ)，和氢倍半硅氧烷(HSQ)；以及氟化的无定形碳(CFx)。众所周知，干凝胶和气凝胶是多孔聚合物制成的玻璃，具有较低的介电常数，而CFx是含有原子百分数约4的氟的无定形碳。电介质通常在基片上逐渐形成或沉积，所述基片可以是集成电路制造领域中使用的任何类型的基片，包括硅、锗砷化物，或四乙基原硅酸盐(TEOS)。
在本发明的实现过程中，交互的金属和金属氮化物层数、以及每层厚度是由整个结构中最终需要的性能决定的。首先决定电介质上的第一层会是什么。在有可与纯金属反应的氟或其他活性反应组分时，比如基片被氟化的情况下，为了避免在界面生成副产品，沉积在电介质上的第一层应当是扩散阻挡层，比如绝缘的氮化硅或难熔金属氮化物。在电介质不包含能与金属生成副产品的氟时，比如电介质是非氟化的，或者在氟化的电介质已经通过某种方法进行处理而不呈现活性时，第一层衬层可以是金属或扩散阻挡层。一旦第一层确定，那么根据整个结构所需的扩散阻挡性能可以确定总阻挡层厚度，该厚度是所有单个阻挡层的总和。如果形成的接触电阻大于所需的，那么确定单个阻挡层的最大厚度是多少，该厚度将使足够的电流流过所述层。然后总阻挡层厚度分成等于或小于所述最大厚度的单个层的厚度，然而多层时可以提供对每层而言基本上均匀的厚度。然后这些阻挡层设置居间金属层，以便如果对于选择的阻挡层厚度而言隧道效应是有效的传导机理，则能隧道式穿过所述阻挡层。金属夹层的厚度通过确定所述特征底部所需的金属厚度决定，以起到相邻扩散阻挡层的促进接触层的作用。衬层叠层的末层可以是金属或金属氮化物，但已经发现金属可以形成比金属氮化物更平滑的铜叠层。无论如何，末层厚度通过确定特征侧壁所需的厚度而决定，以便足以使末层起到互连金属稳定层的作用。在确定了衬层叠层的沉积顺序和每层厚度时，衬层叠层或扩散阻挡叠层与电介质成为一体，而成为互连结构中的最佳衬层。整个结构具有良好的电学性能，坚固而不会扩散退化。
虽然上述论述包括涉及钽和氮化钽的示例，但本发明适用于任何扩散阻挡层厚度控制所述结构的接触电阻的结构。通过采用所述结构所需的整个扩散阻挡层厚度、并通过居间金属将所述阻挡层分成更薄的单个阻挡层、且通过利用适当的沉积技术，可以得到优异的整体结构。因此，本发明适用于其他的难熔金属/难熔金属氮化物衬层，比如Ti/TiN或W/WN，且适用于非导电性阻挡层比如Si3N5。在给出关于Ta/TaN系统的详细描述的情况下，本领域的普通技术人员可以将本发明用于其他的类似系统。而且，虽然在现有器件中主要使用铜布线，但本发明适用于任何公知的或此后研制的互连器件。
虽然已经通过实施例的描述解释了本发明，且已经相当详细地描述了所述实施例，但并不意味着所附权利要求的范围约束或以任何方式限制在这些细节上。对于本领域的普通技术人员来说，其他的优点和改进是显而易见的。从更宽的方面而言，本发明不限于所示和所述的具体细节、典型设备和方法。因此，可以从这些细节作出变更，而不脱离本申请的总发明思想的范围和主旨。

Claims (64)

1、一种用于形成与互连结构中使用的电介质材料成为一体的扩散阻挡叠层的方法，所述方法包括：
提供具有一外形的电介质材料，所述外形包括顶面和至少一个下凹表面特征，所述下凹表面特征包括至少一侧壁和底部；
在所述电介质材料外形上沉积由金属和电阻性扩散阻挡层构成的至少一系列交互层；
其中除金属末层外的每一交互金属层在所述特征底部具有对邻近的扩散阻挡层足以起到促进接触层作用的厚度；并且
其中每一交互的扩散阻挡层具有小于基本上限制电流通过该层的厚度的厚度，且交互的扩散阻挡层的合计总厚度足以阻挡来自邻近的金属层、所述电介质材料外形或随后施加的互连层的扩散原子通过。
2.如权利要求1所述的方法，其特征在于，这种电流通过借助于隧道效应的帮助。
3.如权利要求1所述的方法，其特征在于，所述衬层叠层中的末层在所述特征侧壁处具有足以起到互连稳定层作用的厚度。
4.如权利要求1所述的方法，其特征在于，金属层是通过等离子增强的化学气相沉积工艺沉积的。
5.如权利要求1所述的方法，其特征在于，金属层是通过离子化物理气相沉积工艺沉积的。
6.如权利要求1所述的方法，其特征在于，扩散阻挡层是通过热化学气相沉积工艺沉积的。
7.如权利要求1所述的方法，其特征在于，所述扩散阻挡层是金属氮化物。
8.如权利要求1所述的方法，其特征在于，所述扩散阻挡层是难熔金属氮化物。
9.如权利要求8所述的方法，其特征在于，难熔金属氮化物是氮化钽、氮化钨、氮化钛。
10.如权利要求8所述的方法，其特征在于，难熔金属氮化物是氮化钽。
11.如权利要求1所述的方法，其特征在于，所述扩散阻挡层是绝缘材料。
12.如权利要求11所述的方法，其特征在于，所述绝缘材料是氮化硅。
13.如权利要求1所述的方法，其特征在于，所述金属是从钽、钨和钛中选择的难熔金属。
14.如权利要求1所述的方法，其特征在于，所述金属是钽。
15.如权利要求14所述的方法，其特征在于，除金属末层之外的每一交互金属层在所述特征底部具有约5-20的厚度。
16.如权利要求1所述的方法，其特征在于，所述电介质材料被氟化，且电介质材料上的第一层是金属氮化物扩散阻挡层。
17.如权利要求1所述的方法，其特征在于，所述衬层叠层中的末层是金属末层。
18.如权利要求17所述的方法，其特征在于，所述末层是钽，它在所述特征侧壁处具有至少约20的厚度。
19.如权利要求1所述的方法，其特征在于，所述扩散阻挡层是TaN，在所述特征侧壁处所述交互扩散阻挡层的合计厚度约为5至50。
20.如权利要求1所述的方法，其特征在于，所述扩散阻挡层是TaN，在所述特征侧壁处每一交互扩散阻挡层的厚度不大于约25。
21.一种用于形成与铜互连结构中使用的电介质材料成为一体的扩散阻挡叠层的方法，所述方法包括：
提供具有一外形的电介质材料，所述外形包括顶面和至少一个下凹表面特征，所述下凹表面特征包括至少一侧壁和底部；以及
在所述电介质材料外形上沉积由金属和电阻性扩散阻挡层构成的至少一系列交互层；
其中如果所述电介质材料含有活性反应组分，则电介质材料上的第一层是扩散阻挡层；
其中所述衬层叠层中的末层是难熔金属层，难熔金属层在所述特征侧壁具有足以起到铜稳定层作用的厚度；
其中除末层外的每一交互金属层在所述特征底部具有对邻近扩散阻挡层足以起到促进接触层作用的厚度；以及
其中每一交互扩散阻挡层具有小于基本上限制电流通过该层的厚度的厚度，且所述交互扩散阻挡层的合计总厚度足以阻挡来自邻近金属层、所述电介质材料外形或随后施加的铜层的扩散原子通过。
22.如权利要求21所述的方法，其特征在于，这种电流通过借助于隧道效应的帮助。
23.如权利要求21所述的方法，其特征在于，金属层是通过等离子增强的化学气相沉积工艺沉积的。
24.如权利要求21所述的方法，其特征在于，金属层是通过离子化物理气相沉积工艺沉积的。
25.如权利要求21所述的方法，其特征在于，扩散阻挡层是通过热化学气相沉积工艺沉积的。
26.如权利要求21所述的方法，其特征在于，所述扩散阻挡层是金属氮化物。
27.如权利要求21所述的方法，其特征在于，所述扩散阻挡层是难熔金属氮化物。
28.如权利要求27所述的方法，其特征在于，难熔金属氮化物是氮化钽、氮化钨、氮化钛。
29.如权利要求27所述的方法，其特征在于，难熔金属氮化物是氮化钽。
30.如权利要求21所述的方法，其特征在于，所述扩散阻挡层是绝缘材料。
31.如权利要求30所述的方法，其特征在于，所述绝缘材料是氮化硅。
32.如权利要求21所述的方法，其特征在于，所述金属是从钽、钨和钛中选择的难熔金属。
33.如权利要求21所述的方法，其特征在于，所述金属是钽。
34.如权利要求33所述的方法，其特征在于，除末层之外的每一交互金属层在所述特征底部具有约5-20的厚度。
35.如权利要求2 1所述的方法，其特征在于，所述末层是钽，它在所述特征侧壁处具有至少约20的厚度。
36.如权利要求21所述的方法，其特征在于，所述扩散阻挡层是TaN，在所述特征侧壁处所述交互扩散阻挡层的合计厚度约为5至50。
37.如权利要求21所述的方法，其特征在于，所述扩散阻挡层是TaN，在所述特征侧壁处每一交互扩散阻挡层的厚度不大于约25。
38.一种用于形成与铜互连结构中使用的电介质材料成为一体的扩散阻挡叠层的方法，所述方法包括：
提供具有一外形的电介质材料，所述外形包括顶面和至少一个下凹表面特征，所述下凹表面特征包括至少一侧壁和底部；
在所述电介质材料外形上沉积由钽和氮化钽电阻性扩散阻挡层构成的一系列交互层；
其中如果所述电介质材料含有活性反应组分，则电介质材料上的第一层是氮化钽；
其中所述衬层叠层中的末层是钽，它在所述特征侧壁处具有足以起到铜稳定层作用的厚度；
其中除末层外的每一交互钽层在所述特征底部具有对邻近扩散阻挡层足以起到促进接触层作用的厚度；以及
其中每一交互氮化钽扩散阻挡层具有小于基本上限制电流通过该层的厚度的厚度，且所述交互的扩散阻挡层的合计总厚度足以阻挡来自邻近钽层、所述电介质材料外形或随后施加的铜层的扩散原子通过。
39.如权利要求38所述的方法，其特征在于，这种电流通过借助于隧道效应的帮助。
40.如权利要求38所述的方法，其特征在于，所述钽层是通过等离子增强的化学气相沉积工艺沉积的。
41.如权利要求38所述的方法，其特征在于，所述钽层是通过离子化物理气相沉积工艺沉积的。
42.如权利要求38所述的方法，其特征在于，所述氮化钽层是通过热化学气相沉积工艺沉积的。
43.如权利要求38所述的方法，其特征在于，除末层之外的每一交互钽层在所述特征底部具有约5-20的厚度。
44.如权利要求38所述的方法，其特征在于，所述末层在所述特征侧壁处具有至少约20的厚度。
45.如权利要求38所述的方法，其特征在于，在所述特征侧壁处所述交互的扩散阻挡层的合计厚度为5至50，而在所述特征侧壁处每一交互的扩散阻挡层的厚度不大于约25。
46.一种与互连结构中使用的电介质材料成为一体的扩散阻挡叠层，所述叠层包括：
具有一外形的电介质材料，所述外形包括顶面和至少一个下凹表面特征，所述下凹表面特征包括至少一侧壁和底部；以及
在所述电介质材料外形上由金属和电阻性扩散阻挡层构成的至少一系列交互层；
其中所述衬层叠层中的末层在所述特征侧壁处具有足以起到互连稳定层作用的厚度；
其中除金属末层外的每一交互金属层在所述特征底部具有对邻近扩散阻挡层足以起到促进接触层作用的厚度；以及
其中每一交互扩散阻挡层具有小于基本上限制电流通过该层的厚度的厚度，且所述交互的扩散阻挡层的合计总厚度足以阻挡来自邻近金属层、所述电介质材料外形或随后施加的互连层的扩散原子通过。
47.如权利要求46所述的叠层，其特征在于，所述扩散阻挡层是金属氮化物。
48.如权利要求46所述的叠层，其特征在于，所述扩散阻挡层是难熔金属氮化物。
49.如权利要求48所述的叠层，其特征在于，难熔金属氮化物是氮化钽、氮化钨、氮化钛。
50.如权利要求48所述的叠层，其特征在于，难熔金属氮化物是氮化钽。
51.如权利要求46所述的叠层，其特征在于，所述扩散阻挡层是绝缘材料。
52.如权利要求51所述的叠层，其特征在于，所述绝缘材料是氮化硅。
53.如权利要求46所述的叠层，其特征在于，所述金属是从钽、钨和钛中选择的难熔金属。
54.如权利要求46所述的叠层，其特征在于，所述金属是钽。
55.如权利要求54所述的叠层，其特征在于，除难熔金属末层之外的每一交互金属层在所述特征底部具有约5-20的厚度。
56.如权利要求46所述的叠层，其特征在于，所述电介质材料被氟化，且电介质材料上的第一层是金属氮化物扩散阻挡层。
57.如权利要求46所述的叠层，其特征在于，所述衬层叠层中的末层是金属末层。
58.如权利要求46所述的叠层，其特征在于，所述末层是钽，它在所述特征侧壁处具有至少约20的厚度。
59.如权利要求46所述的叠层，其特征在于，所述扩散阻挡层是TaN，在所述特征侧壁处所述交互扩散阻挡层的合计厚度约为5至50。
60.如权利要求46所述的叠层，其特征在于，所述扩散阻挡层是TaN，在所述特征侧壁处每一交互扩散阻挡层的厚度不大于约25。
61.一种与铜互连结构中使用的电介质材料成为一体的扩散阻挡叠层，所述叠层包括：
具有一外形的电介质材料，所述外形包括顶面和至少一个下凹表面特征，所述下凹表面特征包括至少一侧壁和底部；
在所述电介质材料外形上由钽和氮化钽电阻性扩散阻挡层构成的一系列交互层；
其中如果所述电介质材料含有活性反应组分，则电介质材料上的第一层是氮化钽；
其中所述衬层叠层中的末层是钽，它在所述特征侧壁处具有足以起到铜稳定层作用的厚度；
其中除末层外的每一交互的钽层在所述特征底部具有对邻近扩散阻挡层足以起到促进接触层作用的厚度；
其中每一交互的氮化钽扩散阻挡层具有小于基本上限制电流通过该层的厚度的厚度，且所述交互的扩散阻挡层的合计总厚度足以阻挡来自邻近钽层、所述电介质材料外形或随后施加的铜层的扩散原子通过。
62.如权利要求61所述的叠层，其特征在于，除末层之外的每一交互的钽层在所述特征底部处具有约5-20的厚度。
63.如权利要求61所述的叠层，其特征在于，所述末层在所述特征侧壁处具有至少约20的厚度。
64.如权利要求61所述的叠层，其特征在于，在所述特征侧壁处所述交互的扩散阻挡层的合计厚度为5至50，而在所述特征侧壁处每一扩散阻挡层的厚度不大于约25。
CNB018195393A 2000-11-28 2001-10-31 与互连结构中电介质材料成一体的扩散阻挡叠层及其形成方法 Expired - Fee Related CN100472750C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US09/723,874 US6508919B1 (en) 2000-11-28 2000-11-28 Optimized liners for dual damascene metal wiring
US09/723,874 2000-11-28

Publications (2)

Publication Number Publication Date
CN1608319A true CN1608319A (zh) 2005-04-20
CN100472750C CN100472750C (zh) 2009-03-25

Family

ID=24908056

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB018195393A Expired - Fee Related CN100472750C (zh) 2000-11-28 2001-10-31 与互连结构中电介质材料成一体的扩散阻挡叠层及其形成方法

Country Status (8)

Country Link
US (1) US6508919B1 (zh)
EP (1) EP1340252A2 (zh)
JP (1) JP2004518291A (zh)
KR (1) KR100542787B1 (zh)
CN (1) CN100472750C (zh)
AU (1) AU2002249781A1 (zh)
TW (1) TW531831B (zh)
WO (1) WO2002059944A2 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101796636B (zh) * 2005-06-14 2013-02-27 丘费尔资产股份有限公司 芯片连接方法

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6764940B1 (en) 2001-03-13 2004-07-20 Novellus Systems, Inc. Method for depositing a diffusion barrier for copper interconnect applications
DE10261466B4 (de) * 2002-12-31 2007-01-04 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung einer leitenden Barrierenschicht mit verbesserten Haft- und Widerstandseigenschaften
US7842605B1 (en) 2003-04-11 2010-11-30 Novellus Systems, Inc. Atomic layer profiling of diffusion barrier and metal seed layers
US8298933B2 (en) 2003-04-11 2012-10-30 Novellus Systems, Inc. Conformal films on semiconductor substrates
DE102005023122A1 (de) 2005-05-19 2006-11-23 Infineon Technologies Ag Integrierte Schaltungsanordnung mit Schichtstapel und Verfahren
US7510634B1 (en) 2006-11-10 2009-03-31 Novellus Systems, Inc. Apparatus and methods for deposition and/or etch selectivity
US20080242088A1 (en) * 2007-03-29 2008-10-02 Tokyo Electron Limited Method of forming low resistivity copper film structures
US7704879B2 (en) * 2007-09-27 2010-04-27 Tokyo Electron Limited Method of forming low-resistivity recessed features in copper metallization
US7884012B2 (en) * 2007-09-28 2011-02-08 Tokyo Electron Limited Void-free copper filling of recessed features for semiconductor devices
US8247030B2 (en) * 2008-03-07 2012-08-21 Tokyo Electron Limited Void-free copper filling of recessed features using a smooth non-agglomerated copper seed layer

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5739579A (en) * 1992-06-29 1998-04-14 Intel Corporation Method for forming interconnections for semiconductor fabrication and semiconductor device having such interconnections
US5719447A (en) * 1993-06-03 1998-02-17 Intel Corporation Metal alloy interconnections for integrated circuits
US5610106A (en) * 1995-03-10 1997-03-11 Sony Corporation Plasma enhanced chemical vapor deposition of titanium nitride using ammonia
EP0744777B1 (en) * 1995-05-25 2000-08-30 Matsushita Electric Industrial Co., Ltd. Nonlinear element and bistable memory device
US5702976A (en) * 1995-10-24 1997-12-30 Micron Technology, Inc. Shallow trench isolation using low dielectric constant insulator
JP2937127B2 (ja) * 1996-07-30 1999-08-23 日本電気株式会社 半導体装置
JP3925566B2 (ja) * 1996-11-15 2007-06-06 キヤノンアネルバ株式会社 薄膜形成装置
US6139697A (en) * 1997-01-31 2000-10-31 Applied Materials, Inc. Low temperature integrated via and trench fill process and apparatus
KR100261017B1 (ko) * 1997-08-19 2000-08-01 윤종용 반도체 장치의 금속 배선층을 형성하는 방법
US6887353B1 (en) * 1997-12-19 2005-05-03 Applied Materials, Inc. Tailored barrier layer which provides improved copper interconnect electromigration resistance
US6189209B1 (en) * 1998-10-27 2001-02-20 Texas Instruments Incorporated Method for reducing via resistance in small high aspect ratio holes filled using aluminum extrusion
JP3974284B2 (ja) * 1999-03-18 2007-09-12 株式会社東芝 半導体装置の製造方法
US6355558B1 (en) * 1999-06-10 2002-03-12 Texas Instruments Incorporated Metallization structure, and associated method, to improve crystallographic texture and cavity fill for CVD aluminum/PVD aluminum alloy films
US6342448B1 (en) * 2000-05-31 2002-01-29 Taiwan Semiconductor Manufacturing Company Method of fabricating barrier adhesion to low-k dielectric layers in a copper damascene process

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101796636B (zh) * 2005-06-14 2013-02-27 丘费尔资产股份有限公司 芯片连接方法

Also Published As

Publication number Publication date
CN100472750C (zh) 2009-03-25
KR100542787B1 (ko) 2006-01-11
WO2002059944A2 (en) 2002-08-01
TW531831B (en) 2003-05-11
US6508919B1 (en) 2003-01-21
EP1340252A2 (en) 2003-09-03
AU2002249781A1 (en) 2002-08-06
WO2002059944A8 (en) 2003-06-12
KR20030059270A (ko) 2003-07-07
JP2004518291A (ja) 2004-06-17

Similar Documents

Publication Publication Date Title
US6939800B1 (en) Dielectric barrier films for use as copper barrier layers in semiconductor trench and via structures
US7196420B1 (en) Method and structure for creating ultra low resistance damascene copper wiring
US6242808B1 (en) Semiconductor device with copper wiring and semiconductor device manufacturing method
US8043968B2 (en) Dielectric barrier layer for increasing electromigration lifetimes in copper interconnect structures
CN2772027Y (zh) 多层半导体装置
CN1259762A (zh) 增强无机介质与铜的粘附性的等离子体处理
CN100472750C (zh) 与互连结构中电介质材料成一体的扩散阻挡叠层及其形成方法
US8536069B2 (en) Multilayered low k cap with conformal gap fill and UV stable compressive stress properties
US6958524B2 (en) Insulating layer having graded densification
KR100790452B1 (ko) 다마신 공정을 이용한 반도체 소자의 다층 금속배선형성방법
US20040251547A1 (en) Method of a non-metal barrier copper damascene integration
US6720253B2 (en) Method of manufacturing semiconductor device having an aluminum wiring layer
CN1298052C (zh) 具有Cu互连的半导体器件及其制造方法
TW457558B (en) Semiconductor device and manufacturing method thereof
KR20040111010A (ko) 반도체 장치 및 그 제조 방법
US6096637A (en) Electromigration-resistant via structure
KR100373789B1 (ko) 반도체장치의다층배선형성방법
US20020001944A1 (en) In-situ co-deposition of Si iN diffusion barrier material depositions with improved wettability, barrier efficiency, and device reliability
US7067917B2 (en) Gradient barrier layer for copper back-end-of-line technology
US8513805B2 (en) Manufacturing of a semiconductor device and the manufacturing method
US20050037613A1 (en) Diffusion barrier for copper lines in integrated circuits
JP3749469B2 (ja) ＳｉＣ：Ｈ膜の成膜方法と半導体装置の製造方法
Zhou AlN capping layer inserted between Cu and SiCN dielectric barrier layer for enhancing reliability of 28 nm technological node and beyond
CN1207763C (zh) 金属线路铜背端的渐层式阻障层
KR100567539B1 (ko) 반도체 소자의 금속배선 형성방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20090325

Termination date: 20131031