KR100373789B1 - 반도체장치의다층배선형성방법 - Google Patents
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Abstract
본 발명에 따른 반도체 장치의 다층 배선 형성 방법은, 기판의 절연막상에 알루미늄을 포함하는 금속막을 퇴적시켜 패터닝함으로써 제 1 층의 배선층을 형성하고, 배선층을 위쪽으로부터 덮도록 기판상의 전면에 걸쳐, 제 1 층을 구성하는 층간 절연막을 형성하며, 층간 절연막의 소정의 위치에, 제 1 층의 배선층에 도달하는 접속 구멍을 형성하고, 접속 구멍에 대해 100%보다도 적은 체적 분율로 부족한 듯이 알루미늄을 CVD 법에 의해 선택적으로 퇴적시켜 매립하며, 알루미늄이 매립된 접속 구멍을 포함하는 층간 절연막의 상면 전체에 활성 금속막을 형성하고, 활성 금속막상에 알루미늄을 포함하는 금속층을 형성하며, 리플로우에 의해서 금속층을 접속 구멍내에 유입하여 접속 구멍을 완전히 매립함과 동시에 금속층의 표면을 평탄화하고, 리플로우에 의해서 금속층의 표면이 평탄화된 후, 이 금속층을 패터닝함으로써 제 2 층의 배선층을 형성한다.
Description
본 발명은 반도체 장치의 다층배선(multi1evel interconnection) 형성 방법에 관한 것이다.
일반적으로, 반도체 장치는, 최근의 고밀도화·고집적화의 요청에 따라, 그 회로 구성이 다층 배선 구조로 되는 경향이 있다. 이 다층 배선 구조에서는 하층의장치와 상층의 알루미늄 배선(aluminum interconnection)의 접속부인 콘택트 홀이나 하층의 알루미늄 배선과 상층의 알루미늄 배선의 접속부인 비아 홀(via hole) 등의 매립(fil1) 기술이, 배선과 장치의 사이 혹은 배선간의 전기적인 접속을 도모하기 위해 중요하게 되어 왔다. 그 때문에, 스퍼터에 의해 알루미늄막을 형성하여 홀을 매립하거나, CVD(Chemical Vapor Deposition)에 의해 텅스텐막을 형성하여 홀을 매립하는 것이 행하여지고 있다. 예컨대 배선간의 접속 구멍(홀)을 매립하는 방법으로서는, 이하에 도시하는 3가지 방법이 알려져 있다.
(스퍼터(sputtering)법)
기판을 450 ℃ 이상의 고온으로 가열한 상태에서, 스퍼터에 의해 기판상에 알루미늄막을 형성하여, 이 알루미늄막에 의해 홀을 매립한다. 혹은, 처리 용기내를 1기압 이상의 압력으로 설정한 상태에서, 스퍼터에 의해 기판상에 알루미늄막을 형성하여, 이 알루미늄막에 의해 홀을 매립한다.
(선택 텅스텐 막형성 방법)
도전성 재료의 표면에 텅스텐막이 선택적으로 퇴적하는 성질을 이용하여, 홀의 하부의 도전성 재료 표면상에 텅스텐막을 퇴적시켜 홀을 매립한다.
(전면 막형성 에칭백(Etch Back)법)
처리 가스로서, 예컨대 WF6가스를 사용하여, 이 WF6가스에 강력한 환원 가스, 예컨대 SiH4(모노실란) 가스를 작용시켜 기상 반응을 생기게 하고, 기판의 표면의 전면에 텅스텐막을 형성함으로써 홀을 매립한다. 텅스텐막에 의해서 홀을 매립한 후, 에칭백에 의해 홀 이외의 부위에 형성된 불필요한 텅스텐막을 제거한다.
이들 3가지 방법 중, 주로 사용되고 있는 전면 막형성 에칭백법에 대해서, 이하, 도 6a∼도 6e를 참조하면서 자세히 설명한다.
도 6a∼도 6e는, 배선(interconnection)간의 전기적 접속을 행하기 위한 비아 홀이 전면 막형성 에칭백법에 의해서 매립되는 순서를 보이고 있다. 도 6a에 도시한 바와 같이, 반도체 웨이퍼의 기판(2)상에는, 예컨대 SiO2로 이루어지는 절연막(4)이 형성되어 있다. 절연막(4)상에는, 패터닝된 알루미늄막으로 이루어지는 제1의 배선층(wiring 1ayer)(6)이 형성되어 있다. 제1의 배선층(6)상에는, 레지스트 노광을 양호하게 행하기 위한, 예컨대 TiN 막으로 이루어지는 반사 방지막(anti-reflection film)(8)이 형성되어 있다. 도면 중 (10)은, 예컨대 SiO2로 이루어지는 층간 절연막(interlevel insulator)이고, 이 층간 절연막(10)은 기판(2)의 상부의 전면을 덮고 있다. 또 이 경우, 도시하지 않은 각 전기 소자도 그 전체가 층간 절연막(10)에 의해서 덮여진다.
비아 홀(12)은 층간 절연막(10)의 소정의 위치에서, 그 하측의 제1의 배선층(6)에 도달하도록 형성된다. 텅스텐막에 의해서 비아 홀(12)을 매립하는 경우, 텅스텐과 알루미늄(제 1 배선층(6))이 직접 접촉하면, 이들 양자간에 발생하는 빨아 올리는 효과에 의해서, 콘택트 저항이 커지게 되어, 양자의 밀착성이 열화하여 버린다. 그래서, 이러한 부적당을 회피하기 위해서, 텅스텐막에 의해서 비아 홀(12)을 매립하기 전에, 우선, 도 6b에 도시한 바와 같이, 홀(12)의 내면을 포함하는 전면에, 예컨대 Ti 막이나 TiN 막으로 이루어지는 장벽 금속(14)이 형성된다. 그 후, 도 6c에 도시한 바와 같이, 장벽 금속(14)상의 전면에 걸쳐, 예컨대 CVD에 의해 텅스텐막(16)이 형성되고, 이 텅스텐막(16)에 의해서 비아 홀(12)이 매립된다. 다음에, 도 6d에 도시한 바와 같이, 표면 부분의 불필요한 텅스텐막(16)과 장벽 금속(14)이 에칭백에 의해서 제거되어, 이것에 의해서 노출한 층간 절연막(10)상에 알루미늄으로 이루어지는 패터닝된 제 2 배선층(18)이 형성된다(도 6e 참조). 따라서, 제 2 배선층(18)은 비아 홀(12)에 매립된 텅스텐을 통해, 제 1 배선층(6)과 전기적으로 접속된다.
그런데, 전술한 스퍼터법에서는, 스퍼터 처리가 450℃ 이상의 고온에서 행하여지기 때문에, 차세대의 층간 절연막으로서 기대되고 있는 내열성이 낮은 저유전율 유기 재료를 사용할 수 없다. 또한, 스퍼터법에서는 막끼리의 밀착성을 높여 양호한 홀의 매립을 실현하기 위해, TiN 막이나 Ti 막을 하지막(下地膜)으로서 개재시킬 필요가 있기 때문에, 그 부분만큼 막형성 공정이 많아지게 되어, Aℓ끼리를 직접 접속하는 구조의 것과 비교하여 접촉 저항이 크게 되어 버린다.
한편, 선택 텅스텐 막형성 방법에서는, 알루미늄보다도 저항율이 높은 텅스텐이 사용되기 때문에, 신호 지연이 생겨 장치의 동작 속도가 느리게 되어 버린다. 따라서, 특히 동작의 고속화가 요구되고 있는 마이크로프로세서 등에 대응할 수 없다. 또한, 선택 텅스텐 막형성 방법에서는, 알루미늄을 포함하는 상하의 배선층끼리 이것과 이종 금속인 텅스텐에 의해서 접속되기 때문에, 일렉트로마이그레이션(electromigration)이나 콜로디온(col1odion) 등이 생겨, 배선의 신뢰성이 저하한다. 또한, 텅스텐막의 막형성시에, 도전성 재료의 표면에 부착하고 있는 불순물에 기인하여 선택적인 파괴가 생긴 경우에는, 선간 리크(leak)를 유발한다. 즉, 도전성 재료의 표면에 대해 텅스텐막의 선택적인 퇴적이 불충분한 경우에는, 전기적인 접속이 손상된다.
또한, 도 6에 도시한 전면 막형성 에칭백법에서도, 저항율이 높은 텅스텐이 사용되기 때문에, 선택 텅스텐 막형성 방법과 마찬가지의 문제가 생겨, 막끼리의 경계면에서의 접촉 저항이 크게 된다. 또한, 전면 막형성 에칭백법에서는, 일렉트로마이그레이션을 억제하여 밀착성을 유지하기 위해 장벽 금속(14)을 형성할 필요가 있기 때문에, 그 부분만큼 막형성 공정이 많아져, Aℓ끼리를 직접 접속하는 구조의 것과 비교하여 저항율이 증대하여 버린다. 또한, CVD에 의해서 텅스텐막을 전면에 형성하는 처리가 450℃ 정도의 고온에서 행하여지기 때문에, 내열성이 낮은 저유전율 유기 재료를 층간 절연막으로서 사용할 수 없다. 또한, 장벽 금속(14)과 같은 하지막을 형성하기 위해서, 접속 구멍의 미세화에 의한 종횡비의 증가에 따라, 텅스텐의 커버리지(coverage)가 저하하여, 최악의 경우에는 매립이 불가능하게 되는 경우조차 있다.
이상과 같이, 텅스텐이나 스퍼터에 의한 알루미늄에 의해서 비아 홀을 매립하면, 여러 가지의 문제가 생긴다. 이것에 대해, CVD에 의한 알루미늄에 의해서 비아 홀을 매립하는 경우에는, 이상의 문제가 생기지 않는다. 그 이유는 알루미늄이 염가로 저항값이 낮은 도전성이 양호한 재료이고, 스퍼터보다도 CVD 쪽이 피복성이 뛰어 나고 보이드(void)의 발생을 억제할 수 있기 때문이다. 따라서, CVD에 의한알루미늄에 의해 홀을 매립하는 것이 바람직하다. 그러나, 이 경우, 알루미늄은 비교적 입자의 지름이 큰 결정 상태로 홀에 퇴적한다. 따라서, 상하층간의 전기적 접속을 확실히 하기 위해서 홀에 대해 100%의 체적 분율(점유율)로 알루미늄을 매립하면, 알루미늄이 홀로부터 넘쳐 나가는 것과 같이 고조되어, 홀의 위쪽에 알루미늄에 의한 볼록한 부분이 생겨 버린다. 이 볼록한 부분을 남긴 채로, 더 상층의 배선 가공을 행하면, 그 가공시의 포토리소그래피 공정에서, 상기 볼록한 부분의 높이로 인해 초점 심도가 그 허용 범위를 넘어 버려서, 정밀도가 양호한 포토리소그래피 가공을 행할 수 없다.
본 발명의 목적은 배선간의 접속 구멍(홀)에 매립된 CVD에 의한 알루미늄을 평탄화할 수 있는 반도체 장치의 다층 배선 형성 방법을 제공하는 것이다.
본 발명의 목적은 이하의 반도체 장치의 다층 배선 형성 방법에 의해서 달성된다. 즉, 본 발명에 따른 반도체 장치의 다층 배선 형성 방법은, 기판의 절연막상에 알루미늄을 포함하는 금속막을 퇴적시켜 패터닝함으로써 제 1 층의 배선층을 형성하고, 배선층을 위쪽으로부터 덮도록 기판상의 전면에 걸쳐, 제 1 층을 구성하는 층간 절연막을 형성하며, 층간 절연막의 소정의 위치에, 제 1 층의 배선층에 도달하는 접속 구멍을 형성하고, 접속 구멍에 대해 100%보다도 적은 체적 분율로 부족한 듯이 알루미늄을 CVD 법에 의해 선택적으로 퇴적시켜 매립하며, 알루미늄이 매립된 접속 구멍을 포함하는 층간 절연막의 상면 전체에 활성 금속막을 형성하고,활성 금속막상에 알루미늄을 포함하는 금속층을 형성하며, 리플로우에 의해서 금속층을 접속 구멍내에 유입하여 접속 구멍을 완전히 매립함과 동시에 금속층의 표면을 평탄화하고, 리플로우에 의해서 금속층의 표면이 평탄화된 후, 이 금속층을 패터닝함으로써 제 2 층의 배선층을 형성한다.
도 1은 본 발명에 따른 방법에 의해서 형성된 반도체 장치의 다층 배선 구조의 일예를 도시하는 확대 단면도,
도 2a는 본 발명의 다층 배선 형성 방법의 제 1 공정에 의해서 형성된 배선 구조의 단면도,
도 2b는 본 발명의 다층 배선 형성 방법의 제 2 공정에 의해서 형성된 배선 구조의 단면도,
도 2c는 본 발명의 다층 배선 형성 방법의 제 3 공정에 의해서 형성된 배선 구조의 단면도,
도 2d는 본 발명의 다층 배선 형성 방법의 제 4 공정에 의해서 형성된 배선 구조의 단면도,
도 2e는 본 발명의 다층 배선 형성 방법의 제 5 공정에 의해서 형성된 배선 구조의 단면도,
도 2f는 본 발명의 다층 배선 형성 방법의 제 6 공정에 의해서 형성된 배선 구조의 단면도,
도 2g는 본 발명의 다층 배선 형성 방법의 제 7 공정에 의해서 형성된 배선 구조의 단면도,
도 2h는 본 발명의 다층 배선 형성 방법의 제 8 공정에 의해서 형성된 배선 구조의 단면도,
도 2i는 본 발명의 다층 배선 형성 방법의 제 9 공정에 의해서 형성된 배선 구조의 단면도,
도 3은 본 발명의 다층 배선 형성 방법의 일부의 공정을 행하기 위한 다중챔버 스퍼터(multi chamber sputter) 장치의 구성을 개략적으로 도시한 도면,
도 4는 도 3의 스퍼터 장치의 스퍼터 챔버의 구성을 개략적으로 도시한 도면,
도 5는 자연 산화막 제거의 Ar 에칭 처리, 활성 금속막(Ti)의 두께, Ti 층 및 금속층(Aℓ 합금층)의 막형성 온도, 리플로우 온도를 여러가지 변경시켜 실제 처리를 하였을 때의 본 발명에 따른 실시 결과와 종래의 실시 결과를 비교 평가한 표,
도 6a는 종래의 다층 배선 형성 방법의 제 1 공정에 의해서 형성된 배선 구조의 단면도,
도 6b는 종래의 다층 배선 형성 방법의 제 2 공정에 의해서 형성된 배선 구조의 단면도,
도 6c는 종래의 다층 배선 형성 방법의 제 3 공정에 의해서 형성된 배선 구조의 단면도,
도 6d는 종래의 다층 배선 형성 방법의 제 4 공정에 의해서 형성된 배선 구조의 단면도,
도 6e는 종래의 다층 배선 형성 방법의 제 5 공정에 의해서 형성된 배선 구조의 단면도,
도면의 주요 부분에 대한 부호의 설명
2 : 기판4 : 절연막
6A∼6F : 배선층8 : 반사 방지막
10A∼10E : 층간 절연막12 : 비아 홀(접속 구멍)
20 : 반도체 장치22 : 플러그
62 : 자연 산화막64 : 활성 금속막
66 : 금속층
이하, 도면을 참조하면서 본 발명의 일 실시예에 관해서 설명한다.
도 1은 본 발명의 일 실시예에 따른 다층 배선 형성 방법에 의해서 형성된 반도체 장치의 다층 배선 구조의 확대 단면도이다. 도시한 바와 같이, 반도체 장치(20)는 5개의 층 A∼E를 갖는 다층 구조로 형성되어 있다. 최하층인 제 1 층 A는, 예컨대 실리콘으로 이루어지는 반도체 웨이퍼의 기판(2)상에, 예컨대 SiO2등으로 이루어지는 절연막(4)을 통해, 형성되어 있다. 제 1 층 A의 위쪽에는, 제 2 층 B∼제5층 E가 순차적으로 적층되어 있다. 각 층 A∼E에는 도시하지 않은 다수의 반도체 소자가 조립되어 있다. 각 층 A∼E 내에서 반도체 소자끼리 전기적으로 접속하기 위해서, 각 층 A∼E에는 알루미늄을 포함하여 패턴화된 배선층(6A∼6E)이 형성되어 있다. 각 층 A∼E간을 전기적으로 접속하기 위해서, 각 층 A∼E 사이에는 각각, 예컨대 SiO2로 이루어지는 층간 절연막(10A∼10E)이 개재되어 있다. 또, 제5층 E의 상단(다층배선 구조의 최상부)에는, 패턴화된 배선층(6F)이 형성되어 있다. 노광시의 반사광을 제어하여 정밀도가 양호한 포토리소그래피를 행할 수 있도록,각 층 A∼E의 배선층(6A∼6E)상 및 상단의 배선층(6F)상에는 각각, 예컨대 Ti (티타늄)막이나 TiN(티타늄 나이트라이드) 막으로 이루어지는 반사 방지막(8)이 형성되어 있다. 서로 인접하는 층 A∼E의 배선층(6A∼6F)끼리를 전기적으로 접속하기 위해서, 각 층간 절연막(10A∼10E)을 관통하도록 비아 홀(12)이 형성되어, 이 비아 홀(12)내에 CVD 법에 의해 알루미늄을 선택적으로 퇴적시켜 이루어지는 플러그(22)가 형성되어 있다.
도 3은 본 발명에 따른 다층 배선 형성 방법의 일부의 공정을 행하기 위한 다중챔버 스퍼터 장치(24)를 도시하고 있다. 이 다중챔버 스퍼터 장치(24)는, 2개의 카세트 챔버(26, 26)와, 이들 카세트 챔버(26, 26)에 각각 접속되는 1개의 로터 챔버(28)와, 로터 챔버(28)에 대하여 서로 병렬로 접속되는 가스 챔버(30) 및 냉각 챔버(32)와, 가스 챔버(30)와 냉각 챔버(32)에 각각 접속되는 1개의 전송 챔버(34)와, 전송 챔버(34)에 각각 접속되는 3가지의 스퍼터 챔버(36, 38, 40)로 주로 구성되어 있다. 3가지의 스퍼터 챔버중, 제 1 스퍼터 챔버(36)에서는 후술하는 자연 산화막 에칭 처리가 행하여지고, 제 2 스퍼터 챔버(38)에서는 후술하는 활성 금속막 형성 처리가 행하여지며, 제 3 스퍼터 챔버(40)에서는 후술하는 금속층 형성 처리와 리플로우 처리가 행하여진다. 각 챔버간은 개폐가능한 게이트 밸브 G에 의해서 밀폐하여 구획되어 있다. 물론, 이들 챔버의 배치는 도 3에 도시한 배치로 한정되지 않는다.
각 카세트 챔버(26, 26)내에는 복수개, 예컨대 25장의 반도체 웨이퍼 W를 수용 가능한 카세트(42)가 수용된다. 로터 챔버(28)내에는 웨이퍼 W의 위치 결정을행하기 위한 오리엔터(44)가 마련되어 있다. 전송 챔버(34)내에는 각 스퍼터 챔버(36, 38, 40)끼리의 사이, 각 스퍼터 챔버들(36, 38, 40)의 사이, 가스 챔버들(40)의 사이, 각 스퍼터 챔버(36, 38, 40)와 냉각 챔버(32) 사이에, 웨이퍼를 반송하기 위한 반송암(46)이 마련되어 있다. 또, 반송암(46)은, 굴신 동작 및 회전 동작을 행할 수 있다.
상기 구성의 다중챔버 스퍼터 장치(24)에서는, 우선, 처리되는 웨이퍼 W(후술하는 바와 같이 플러그(22)가 형성된 웨이퍼 W)가 카세트(42)에 수용된 상태로 도시하지 않은 CVD 장치 등으로부터 한쪽의 카세트 챔버(26)내에 반송된다. 계속해서, 카세트 챔버(26)내의 웨이퍼 W는, 로터 챔버(28)와 가스 챔버(30)와 전송 챔버(34)를 통해, 반송암(46)에 의해 제 1 스퍼터 챔버(36)내로 반입된다. 제 1 스퍼터 챔버(36)내에서 자연 산화막 에칭 처리가 실시된 웨이퍼 W는, 그 후, 제 2 스퍼터 챔버(38)내에서 활성 금속막 형성 처리가 실시됨과 동시에 제 3 스퍼터 챔버(40)내에서 금속층 형성 처리 및 리플로우 처리가 실시된 후, 냉각 챔버(32)와 로터 챔버(28)를 통해 다른 쪽의 카세트 챔버(26)내의 카세트(42)에 수용된다.
도 4는, 금속 형성 처리와 리플로우 처리가 연속적으로 행하여지는 제 3 스퍼터 챔버(40)의 구성을 개략적으로 도시하고 있다. 제 3 스퍼터 챔버(40)내에는, 가열 히터(48)가 내장된 웨이퍼 스테이지(50)와, 웨이퍼 스테이지(50)의 윗쪽에 대향하여 마련된 스퍼터 타겟(52)이 배치되어 있다. 스퍼터 타겟(52)에 DC 바이어스를 부가할 수 있도록, 직류 전원(76)이 스퍼터 타겟(52)에 접속되어 있다. 또, 도면 중 (72)은 절연재이고, 이 절연재(72)에 의해서, 스퍼터 타겟(52)과 챔버(40)의사이 및 웨이퍼 스테이지(50)와 챔버(40)의 사이가 전기적으로 절연된다.
웨이퍼 스테이지(50)에는, 웨이퍼 W를 유지하기 위한 웨이퍼 클램프(74)가 마련되어 있다. 챔버(40)의 측벽에는, 챔버(40)내에 스퍼터 가스를 도입하기 위한 가스 노즐(54)이 마련되어 있다. 챔버(40)의 하부에는, 도시하지 않은 진공 배기계에 접속되는 배기구(54)가 마련되어 있다. 웨이퍼 스테이지(50)에는, 예컨대 Ar 가스 등의 불활성 가스로 이루어지는 열전도 가스를 필요에 따라 공급하기 위한 가스 공급 라인(59)이 접속되어 있다. 가스공급 라인(59)을 통하여 보내여지는 열전도 가스는, 웨이퍼 스테이지(50)의 상면(50a)의 뒷쪽에 공급됨과 동시에, 상면(50a)을 관통하도록 마련된 열전도 가스 구멍(56)을 통하여 상면(50a)의 뒤쪽에도 공급된다. 구체적으로는, 알루미늄 합금의 스퍼터 막형성이 저온으로 행하여지는 금속층 형성 처리시에는, 히터(48)가 처리 온도보다도 높은 온도로 유지되면서, 웨이퍼 W의 온도를 너무 상승시키지 않도록 가스 공급 라인(59)을 통한 열전도 가스의 공급이 억제 또는 정지된다. 한편, 리플로우 처리시에는, 웨이퍼 스테이지(50)로부터 웨이퍼 W로의 열전도성을 양호하게 하여 웨이퍼 W를 리플로우 온도까지 가열하기 위해서, 가스 공급 라인(59)을 통하여 열전도 가스가 필요량 공급된다. 이와 같이, 열전도 가스 구멍(56)을 통한 열전도 가스의 공급량을 제어함으로써, 웨이퍼 W와 웨이퍼 스테이지(50) 사이의 열전도율을 변화시켜 웨이퍼 W의 온도를 조정하면, 동일 챔버내에서 2개의 공정을 연속적으로 실행할 수 있음과 동시에, 두 공정에서 처리 온도를 변경하는 경우에 히터(48)의 온도를 변경하지 않고 웨이퍼 W의 온도를 변화시킬 수 있다. 따라서, 웨이퍼 W의 온도를 소정의 처리 온도로 신속히 설정할수 있어, 결과적으로 처리의 효율을 높일 수 있다.
다음에, 도 2a∼도 2i를 참조하면서, 도 1에 도시한 다층 배선 구조를 형성하는 방법에 관해서 설명한다.
우선, 예컨대 8 인치 사이즈의 실리콘 기판(2)상에 도시하지 않은 다수의 반도체 소자가 형성됨과 동시에 5000Å 정도의 산화막으로 이루어지는 절연막(4)이 형성된 후, 예컨대 스퍼터에 의해 알루미늄을 포함하는 금속막과 TiN 등으로 이루어지는 반사 방지막(8)의 적층체가 형성된다. 그리고, 이 적층체를 포토리소그래피법과 건식 에칭법에 의해 패터닝함으로써, 제 1 층 A의 배선층(6A)이 형성된다. 이 상태가 도 2a에 표시되어 있다. 배선층(6A)은, 그 전체가 알루미늄으로만 형성되어 있어도 좋지만, 알루미늄 이외의 다른 원소, 예컨대 Cu, Si 등을 소량 포함하고 있어도 무방하다. 또, 반사 방지막(8)은 노광시의 반사광을 방지하여 노광 조작을 정밀도가 양호하도록 형성되지만, 정밀도가 그처럼 정밀하지 않은 경우에는, 반사 방지막(8)을 형성하지 않더라도 무방하다. 배선층(6A)의 두께는, 예컨대 5500Å 정도, 반사 방지막(8)의 두께는 230Å 정도로 설정된다.
이렇게 하여 배선층(6A)이 형성되면, 이번은, 도 2b에 도시한 바와 같이, 기판(2)의 전면에 걸쳐, 예컨대 SiO2로 이루어지는 층간 절연막(10A)이, 예컨대 플라즈마 TEOS-CVD 등에 의해서 형성된다. 이 경우, 층간 절연막(1OA)의 두께는 예컨대 1μm 정도로 설정된다. 다음에, CMP(Chemical Mechanical Po1ishing)법에 의해서 층간 절연막(10A)의 표면이 연마되어 평탄화된 후, 프토리소그라피 조작과 건식 에칭 조작을 실시함으로써 층간 절연막(10A)의 소정의 위치에 아래쪽의 배선층(6A)까지 도달하는 비아 홀(12)이 형성된다. 이 상태가 도 2c에 표시되어 있다. 또 이 경우, 비아 홀(12)의 지름은, 서브미크론 단위, 예컨대 0.2μm∼0.5μm 정도이고, 종횡비는, 예컨대 반도체 장치가 DRAM 등의 경우에는 2∼6 정도로 설정된다.
이렇게 하여 비아 홀(12)이 형성되면, 이번에는, 비아 홀(12)내에 플러그(22)를 형성하기 위해서, 비아 홀(12)내에 알루미늄을 CVD 법에 의해 선택적으로 퇴적시킨다(도 2d 참조). 이 경우, 알루미늄은, 홀(12)에 대해 100%보다도 적은 체적 분율(점유율)로 부족한 듯이 매립된다. 홀(12)에 알루미늄을 매립하기 위해서 행하여지는 선택 CVD 법에서는, 처리 가스로서, 예컨대 DMAH(디메틸 알루미늄 하이드라이드)가 사용된다. DMAH는, 상온에서 매우 높은 점도를 갖는 액체 상태로 존재하기 때문에, 점성을 저하시키기 위해서 그 분해 온도 이하로 가열되어 기화기(vaporizer)에 보내져, 이 기화기에서 수소 등에 의해 기화되어, 처리 용기내에 공급된다. 주지한 바와 같이, DMAH 가스는, 열분해 반응을 생기게 하여, 온도가 높은 도전성 재료의 표면밖에 퇴적하지 않는다. 따라서, 알루미늄은, 그 하부에 배선층(6A)이 노출한 비아 홀(12)내에만 선택적으로 퇴적한다. 이 경우, 비아 홀(12)내에 형성되는 플러그(22)의 상단부의 중앙에는 윗쪽으로 고조되도록 볼록한 부분(22a)이 생기기 때문에, 이 볼록한 부분(22a)의 최상단이 비아 홀(12)의 상단 개구부의 수평 레벨 이하로 되도록 막형성 시간 등이 설정된다. 본 실시예에서는, 최대 250℃ 정도의 프로세스 온도 하에서, 1μm 정도 깊이의 비아 홀(12)내에 플러그(22)가 0.7μm 정도의 높이로 형성된다. 이 때, 홀(12)에 대한 플러그(22)의 체적 분율의 평균치는 70%로 된다. 또, 홀(12)에 대한 플러그(22)의 체적 분율은, 후술하는 리플로우에 의한 매립 처리가 원활히 행하여지도록, 50% 이상인 것이 바람직하다. 깊이가 상이한 비아 홀이 존재하는 경우에는, 모든 비아 홀내에 알루미늄이 100%보다도 적은 체적 분율(점유율)로 부족한 듯이 매립되도록, 막형성 시간 등이 설정된다.
이렇게 하여 플러그(22)가 형성되면, 이번에는, 도 3에 도시한 다중챔버 스퍼터 장치(24)를 이용하여, 자연 산화막 에칭 처리와, 활성 금속막 형성 처리와, 금속층 형성 처리 및 리플로우 처리가 순차적으로 행하여진다.
우선, 플러그(22)가 형성된 웨이퍼 W는, 카세트(42)에 수용된 상태에서, 전술한 일련의 처리를 실행한 도시하지 않은 CVD 장치 등으로부터, 다중챔버 스퍼터 장치(24)의 한쪽의 카세트 챔버(26)내로 반송된다. 계속해서, 웨이퍼 W는 카세트 챔버(26)로부터, 로터 챔버(28)와 가스 챔버(30)와 전송 챔버(34)를 통해, 반송암(46)에 의해 제 1 스퍼터 챔버(36)내로 반입된다. 제 1 스퍼터 챔버(36)내에서는, 반송 도중에 플러그(22)의 표면에 부착한 자연 산화막(62)이, Ar 가스에 의한 스퍼터 에칭에 의해서 제거된다(도 2e 참조). 이 경우, 스퍼터량이 열산화막 환산의 두께로 50Å∼600Å 정도의 범위내로 되도록, 고주파 전력이나 처리 시간이 제어된다. 또, 플러그(22)의 표면에 대한 자연 산화막(62)의 부착량이 극소량인 경우에는, 이 자연 산화막 에칭 처리를 생략해도 무방하다.
플러그(22)의 표면의 자연 산화막(62)이 제거된 웨이퍼 W는 계속해서, 반송암(46)에 의해 제 2 스퍼터 챔버(38)내로 반입된다. 제 2 스퍼터 챔버(38)에서는,플러그(22)의 표면과 비아 홀(12)의 내면을 포함하는 웨이퍼 W의 표면의 전체에 활성 금속막(64)이 형성된다(도 2f 참조). 본 실시예에서는, 활성 금속으로서 Ti(티타늄)이 사용된다. 물론, Ti(티타늄)의 대신에, 주기표 제4족의 다른 금속인, 예컨대 Zr(지르코늄)이나 Hf(하프늄) 또는 이것들의 합금 등이 사용되더라도 무방하다. 또한, 본 실시예에 있어서, 활성 금속막(64)은, 예컨대 10Å∼400Å의 범위내에서 엷게 형성된다. 이에 따라, 유성이 개선되어, 후술하는 리플로우시의 알루미늄의 유동화를 촉진할 수 있다. 활성 금속막(64)의 두께가 10Å보다도 작으면, 리플로우 처리시에 알루미늄 합금이 비아 홀(12)내에 충분히 흘러 들어오지 않고, 반대로, 활성 금속막(64)의 두께가 400Å보다도 크면, 이 활성 금속막(64)의 부분에서 전기 저항치가 커져서 바람직하지 못하다. 또한, 본 실시예에서는, 활성 금속막(64)의 형성시의 처리 온도가 100℃ 이하로 설정된다. 이것은, 막형성시의 결정 입자의 사이즈를 작게 하여 리플로우에 의한 평탄화를 용이하게 하기 위함이다. 활성 금속막(64)의 형성시의 처리 온도가 100℃보다도 높게 설정되면, 다음에 행하여지는 금속층 형성 처리시에, 막형성 초기의 웨이퍼 W의 온도가 높게 되어, 막형성 초기의 결정 입자의 사이즈가 너무 커져, 공형의(conformal) 막을 형성하지 않게 된다. 즉, 막에 분단 부분 등이 생겨, 리플로우를 행해도 유동이 충분히 행하여지지 않고, 그 결과, 비아 홀(12)이 충분히 매립되지 않아, 표면의 평탄화가 충분히 이루어지지 않을 우려가 있다.
이상과 같이 하여 활성 금속막 형성 처리가 종료하면, 이번에는, 반송암(46)에 의해 제 3 스퍼터 챔버(40)내에 웨이퍼 W가 반입된다. 제 3 스퍼터 챔버(40)에서는, 웨이퍼 W의 표면 전체에 걸쳐, 예컨대 알루미늄 또는 알루미늄 합금으로 이루어지는 금속층(66)이 스퍼터에 의해 형성된다(도 2g 참조). 본 실시예에서는, 알루미늄 합금으로서 AℓCu가 웨이퍼 W의 표면 전체에 걸쳐, 예컨대 5500Å 정도의 막 두께로 형성된다. 이 경우, 비아 홀(12)에 대응하는 부분에 오목한 부분(68)이 생긴다. 이것은, 상술한 바와 같이 플러그(22)를 형성하는 알루미늄이 홀(12)에 대해 100%보다도 적은 체적 분율(점유율)로 부족한 듯이 매립되었기 때문이다. 또, 스퍼터시의 처리 온도는, 전술한 활성 금속막(64)의 형성시와 동일한 이유로, 막형성 초기의 웨이퍼 W의 온도가 100℃ 이하로 되도록 또한 막형성중에 웨이퍼 W의 온도가 상승하더라도 그 온도가 최고 250℃로 되도록 설정된다. 이에 따라, 막형성시의 결정 입자의 사이즈가 작아지고, 리플로우시에 유동화가 생기기 쉬워진다. 웨이퍼 W의 온도를 100℃ 이하로 설정하기 위해서, 웨이퍼 스테이지(50)와 웨이퍼 W의 사이에 보내여지는 열전도 가스(Ar)의 유량이 억제되거나 혹은 영으로 되고, 이것에 의해서, 웨이퍼 스테이지(50)와 웨이퍼 W 사이의 열저항이 크게 설정된다. 또, 이 때의 가열 히터(48)의 온도는 후술하는 리플로우 온도보다도 높게 설정되어 있다.
이상과 같이 하여 금속층(66)이 형성되면, 이번에는 웨이퍼 W의 온도를 상승시키는 리플로우 처리가 행하여진다. 이 리플로우 처리에서는, 금속층(66)을 형성하는 알루미늄 합금이 가열되고, 그것에 따라 알루미늄 합금의 유동 현상에 의해서 비아 홀(12)내에 알루미늄 합금이 유입된다. 이것에 의해서, 오목한 부분(68)이 알루미늄 합금으로 매립되고 표면이 평탄화된다(도 2h 참조). 이 경우, 오목한부분(68)의 용적은 플러그(22)의 존재보다 매우 작으므로, 리플로우 온도를, 예컨대 350℃∼420℃ 정도의 비교적 낮은 온도 범위내에서 설정할 수 있다. 이 리플로우 온도는, 종래의 매립 리플로우시의 온도(예컨대, 450℃)보다도 낮다. 따라서, 층간 절연막으로서 내열성이 낮은 저유전율 유기 재료를 사용할 수 있다. 물론, 내열성이 낮은 층간 절연막이 사용되지 않은 경우에는, 리플로우 온도를, 예컨대 450℃ 이상의 높은 온도로 설정하더라도 무방하다. 또, 리플로우 온도까지 웨이퍼 W의 온도를 상승시키기 위해서, 가스 공급 라인(59)을 통하여 열전도 가스가 웨이퍼 스테이지(50)와 웨이퍼 W의 사이에 공급된다. 이것에 의해서, 웨이퍼 W와 웨이퍼 스테이지(50) 사이의 열전도율이 높아져, 웨이퍼 W의 신속한 온도 상승이 가능해진다.
이렇게 하여 리플로우 처리가 종료하면, 웨이퍼 W가 다중챔버 스퍼터 장치(24)로부터 취출된다. 그리고, 별도의 처리 장치에서, 금속층(66)을 패터닝함으로써 제 2층 B의 배선층(6B)이 형성된다(도 2i 참조). 물론, 배선층(6B)는 비아 홀(12)에 매립된 알루미늄(플러그)(22)을 통해, 배선층(6A)과 전기적으로 접속되고, 또한, 제 2층 B 내의 도시하지 않은 반도체 소자에 전기적으로 접속된다.
이렇게 하여, 도 2a∼도 2h에 도시한 것과 동일한 방법을 반복함으로써, 도 1에 도시한 5층 구조의 다층 배선 구조가 형성된다.
이상 설명한 바와 같이, 본 실시예의 다층 배선 형성 방법에 의하면, CVD 법에 의해서 비아 홀(12) 내부가 알루미늄에 의해서 선택적으로 매립되므로, 알루미늄으로 이루어지는 상하의 배선층(6A∼6F)끼리가 이와 동일한 금속인 알루미늄에의해서 접속되는 Aℓ-Aℓ 직접 접속 구조를 형성할 수 있다(활성 금속막(64)인 Ti는 금속층(66)인 알루미늄 중에 확산된 상태로 존재함). 즉, Aℓ끼리가 직접 접속된다. 따라서, Aℓ과 비교하여 전기 저항이 큰 텅스텐에 의해서 배선층(6A∼6F)끼리를 접속하지 않고 완료하기 때문에, 전기 저항을 작게 할 수 있고, 특히 동작의 고속화가 요구되고 있는 마이크로프로세서 등에 대응할 수 있다. 또한, 텅스텐을 사용하지 않으므로, 종래와 같이 장벽 금속(14)(도 3B 참조)을 형성할 필요가 없어져, 공정 수를 삭감할 수 있다.
또한, 본 실시예의 다층 배선 형성 방법에서는, 플러그(22)를 형성하는 알루미늄이 비아 홀(12)에 대해 100%보다도 적은 체적 분율(점유율)로 부족한 듯이 매립되고, 부족한 부분이 리플로우에 의해 매립된다. 따라서, 신뢰성이 높고 저저항의 평탄성이 우수한 다층 배선 구조를 적은 프로세스로 형성할 수 있다.
또한, 본 실시예의 다층 배선 형성 방법에 의하면, 각 배선층(6A∼6E)상에 반사 방지막이 형성되기 때문에, 배선층(6A∼6E)에 의한 빛의 반사가 방지되어, 노광 처리를 정밀도 좋게 행할 수 있다. 또한, 배선층(6A∼6E)이 형성되기 전에, 플러그(22)상의 자연 산화막이 에칭에 의해서 제거되기 때문에, 배선층(6A∼6F)간의 전기 저항이 매우 작아진다.
도 5는 자연 산화막 제거 처리에 있어서의 스퍼터량, 활성 금속막(Ti)의 두께, 활성 금속막(Ti) 및 금속층(Aℓ 합금층)의 막형성 온도, 리플로우 온도를 여러가지 변경하여 실제로 본 발명의 다층 배선 형성 방법으로 처리하였을 때의 평가 결과(실시예 1∼9)와, Ti 막이 형성되지 않고 리플로우 처리가 행하여지지 않은 종래 방법으로 처리하였을 때의 평가 결과(비교예 1)를 비교한 표를 도시하고 있다. 또, 표 중에서, 괄호로 쓰인 오버(over)는 최상 모드(실시예 1)보다도 수치가 상회하고 있는 것을 나타내고 있고, 언더(under)는 최상 모드(실시예 1)보다도 수치가 하회하고 있는 것을 나타내고 있다. 비교예 1 및 실시예 1∼9에서 평가되고 있는 체인 저항 및 체인 효율은, 4000개로 이루어지는 플러그(22)의 체인 100개를 측정하여 얻은 값의 평균치이다. EM(일렉트로마이그레이션) 수명은, 환경 온도 150℃ 하에서 전류 밀도 7.5 MA/cm2의 스트레스를 고려하여 시험하였을 때의 결과이고, 400개로 이루어지는 플러그(22)의 체인 5개를 측정하여 얻은 값의 평균치이다.
도 5에 도시한 표로부터 명백한 바와 같이, 비교예 1에서는, 체인 저항이 매우 크고, 특히 EM 수명이 가장 짧다. 이에 비해, 최상 모드인 실시예 1에서는, 체인 저항, 보류, EM 수명의 모두가 실시예 9와 함께 우수한 값을 보이고 있다. 또, 리플로우 온도가 높게 설정되어 있는 실시예 9는, 고속 동작에 알맞는 내열성이 낮은 저유전율 유기 재료, 예컨대 유기계(有機係) SOG 절연막을 이용한 때에 이 절연막에 크랙(crack)이 발생하기 때문에, 최상 모드라고는 하지 않는다. 한편, 다른 실시예 2∼8에서는, EM 수명이 비교예 1보다도 길고(실시예 1보다는 짧음), 체인 저항 및 효율이 실시예 1보다도 뒤떨어지고 있다.
도 5에 표시된 결과로부터, Ti 막의 두께, 리플로우 온도, 활성 금속막(Ti) 및 금속층(Aℓ합금층)의 막형성 온도에 관해서, 이하에 나타내는 것과 같은 결론을 얻을 수 있다.
(1) Ti 막의 두께
실시예 4 및 실시예 5에 도시한 바와 같이 10Å∼ 400Å의 범위내에서도 좋지만, 바람직하게는 실시예 1에 있어서의 50Å을 중심으로 한 20Å∼100Å의 범위내가 좋다.
(2) 리플로우 온도
실시예 8 및 실시예 9에 도시한 바와 같이 300℃∼500℃의 범위내에서도 양호하지만, 충분한 유동성을 얻을 수 있고 또한 저유전율의 층간 절연막의 내열성을 고려하면, 350℃∼420℃의 범위가 바람직하다.
(3) 활성 금속막(Ti)의 막형성 온도
실시예 6에 도시한 바와 같이 100℃ 이하에서도 양호하지만, 바람직하게는 70℃이하가 양호하다.
(4) 금속층(Aℓ합금층)의 막형성 온도
실시예 7에 도시한 바와 같이 250℃에서도 양호하지만, 바람직하게는 100℃ 이하가 양호하다.
또, 상기 실시예에서는, 반도체 장치(20)가 5층 구조로 형성되었지만, 이것에 한정되지 않고, 4층 구조 이하 혹은 6층 구조 이상으로 형성되더라도 무방하다. 또한, 본 발명 방법은 상기 실시예와 같이 실리콘 기판상에서 층을 형성하는 경우 뿐만 아니라, 글래스 기판이나 LCD 기판 등에 층을 형성하는 경우에서도 적용할 수 있다.
반도체 장치의 다층 배선 형성 방법을 제공하여 배선간의 접속 구멍에 매립된 CVD에 의한 알루미늄을 평탄화할 수 있는 효과가 있다.
Claims (19)
- 기판의 절연막 상에 알루미늄을 포함하는 금속막을 퇴적시켜 패터닝함으로써 제 1 층의 배선층을 형성하는 단계와,상기 배선층을 위쪽으로부터 덮도록 기판상의 전면에 걸쳐, 제 1 층을 구성하는 층간 절연막을 형성하는 단계와,상기 층간 절연막의 소정의 위치에, 제 1 층의 배선층에 도달하는 접속 구멍을 형성하는 단계와,상기 접속 구멍에 대해 100%보다도 적은 체적 분율로 부족한 듯이 알루미늄을 CVD 법에 의해 선택적으로 퇴적시켜 매립하는 단계와,알루미늄이 매립된 접속 구멍을 포함하는 층간 절연막의 상면 전체에 활성 금속막을 형성하는 단계와,상기 활성 금속막상에 알루미늄을 포함하는 금속층을 형성하는 단계와,리플로우에 의해서 상기 금속층을 상기 접속 구멍내에 유입하여 접속 구멍을 완전히 매립함과 동시에 금속층의 표면을 평탄화하는 단계와,리플로우에 의해서 금속층의 표면이 평탄화된 후, 이 금속층을 패터닝함으로써 제 2 층의 배선층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 다층 배선 형성 방법.
- 제 1 항에 있어서,기판의 절연막상에, 알루미늄을 포함하는 금속막과 금속막상에 형성된 반사 방지막으로 이루어지는 적층체를 형성하여, 이 적층체를 패터닝함으로써 제 1 층의 배선층을 형성하는 것을 특징으로 하는 반도체 장치의 다층 배선 형성 방법.
- 제 1 항에 있어서,상기 접속 구멍에 대해 100%보다도 적은 체적 분율로 알루미늄을 매립한 후, 활성 금속막을 형성하기 전에, 접속 구멍내의 알루미늄의 표면에 부착하고 있는 자연 산화막을 에칭에 의해서 제거하는 것을 특징으로 하는 반도체 장치의 다층 배선 형성 방법.
- 제 1 항에 있어서,상기 접속 구멍내에 매립되는 알루미늄은 그 최상단이 접속 구멍의 상단 개구부의 수평 레벨 이하의 높이에 위치하는 것을 특징으로 하는 반도체 장치의 다층 배선 형성 방법.
- 제 1 항에 있어서,상기 활성 금속막은 티타늄, 하프늄, 지르코늄 중 어느 하나인 것을 특징으로 하는 반도체 장치의 다층 배선 형성 방법.
- 제 1 항에 있어서,처리 장치의 동일 챔버내에서, 상기 활성 금속막상에 알루미늄을 포함하는 금속층이 형성되고 또한 리플로우에 의해서 금속층의 표면이 평탄화되는 것을 특징으로 하는 반도체 장치의 다층 배선 형성 방법.
- 제 1 항에 있어서,상기 활성 금속막의 두께는 10Å∼400Å의 범위내에 설정되는 것을 특징으로 하는 반도체 장치의 다층 배선 형성 방법.
- 제 1 항에 있어서,100℃ 이하의 처리 온도에서, 알루미늄이 매립된 접속 구멍을 포함하는 층간 절연막의 상면 전체에 활성 금속막이 형성되고, 250℃ 이하의 처리 온도에서, 상기활성 금속막상에 알루미늄을 포함하는 금속층이 형성되는 것을 특징으로 하는 반도체 장치의 다층 배선 형성 방법.
- 제 1 항에 있어서,300℃∼500℃의 처리 온도 하에서, 리플로우에 의해서 금속층의 표면이 평탄화되는 것을 특징으로 하는 반도체 장치의 다층 배선 형성 방법.
- 제 1 항에 있어서,제 2 층의 배선층을 형성한 후에, 이 배선층을 위쪽으로부터 덮도록 기판상의 전면에 걸쳐, 제 2 층을 구성하는 층간 절연막을 형성하는 단계와,상기 층간 절연막의 소정의 위치에, 제 2 층의 배선층에 도달하는 접속 구멍을 형성하는 단계와,상기 접속 구멍에 대해 100%보다도 적은 체적 분율로 부족한 듯이 알루미늄을 CVD 법에 의해 선택적으로 퇴적시켜 매립하는 단계와,알루미늄이 매립된 접속 구멍을 포함하는 층간 절연막의 상면 전체에 활성 금속막을 형성하는 단계와,상기 활성 금속막상에 알루미늄을 포함하는 금속층을 형성하는 단계와,리플로우에 의해서 상기 금속층을 상기 접속 구멍내로 유입하여 접속 구멍을완전히 매립함과 동시에 금속층의 표면을 평탄화하는 단계와,리플로우에 의해서 금속층의 표면이 평탄화된 후, 이 금속층을 패터닝함으로써 제 3 층의 배선층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 다층 배선 형성 방법.
- 제 10 항에 있어서,기판의 절연막상에, 알루미늄을 포함하는 금속막과 금속막상에 형성된 반사 방지막으로 이루어지는 적층체를 형성하고, 이 적층체를 패터닝함으로써 제 2 층의 배선층을 형성하는 것을 특징으로 하는 반도체 장치의 다층 배선 형성 방법.
- 제 10 항에 있어서,상기 접속 구멍에 대해 100%보다도 적은 체적 분율로 알루미늄을 매립한 후, 활성 금속막을 형성하기 전에, 접속 구멍내의 알루미늄의 표면에 부착하고 있는 자연 산화막을 에칭에 의해서 제거하는 것을 특징으로 하는 반도체 장치의 다층 배선 형성 방법.
- 제 10 항에 있어서,상기 접속 구멍내에 매립되는 알루미늄은, 그 최상단이 접속 구멍의 상단 개구부의 수평 레벨 이하의 높이에 위치하는 것을 특징으로 하는 반도체 장치의 다층 배선 형성 방법.
- 제 10 항에 있어서,상기 활성 금속막은, 티타늄, 하프늄, 지르코늄 중 어느 하나인 것을 특징으로 하는 반도체 장치의 다층 배선 형성 방법.
- 제 10 항에 있어서,처리장치의 동일 챔버내에서, 상기 활성 금속막상에 알루미늄을 포함하는 금속층이 형성되고 또한 리플로우에 의해서 금속층의 표면이 평탄화되는 것을 특징으로 하는 반도체 장치의 다층 배선 형성 방법.
- 제 10 항에 있어서,상기 활성 금속막의 두께는 10Å∼400Å의 범위내에 설정되는 것을 특징으로 하는 반도체 장치의 다층 배선 형성 방법.
- 제 10 항에 있어서,100℃ 이하의 처리 온도에서, 알루미늄이 매립된 접속 구멍을 포함하는 층간 절연막의 상면 전체에 활성 금속막이 형성되고, 250℃ 이하의 처리 온도에서, 상기 활성 금속막상에 알루미늄을 포함하는 금속층이 형성되는 것을 특징으로 하는 반도체 장치의 다층 배선 형성 방법.
- 제 10 항에 있어서,300℃∼500℃의 처리 온도 하에서, 리플로우에 의해서 금속층의 표면이 평탄화되는 것을 특징으로 하는 반도체 장치의 다층 배선 형성 방법.
- 제 10 항에 있어서,청구항 10에 기재된 모든 공정을 되풀이하여 실행하는 것을 특징으로 하는 반도체 장치의 다층 배선 형성 방법.
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