KR100537182B1 - 반도체 소자 제조방법 - Google Patents

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Abstract

본 발명은 반도체 소자 제조 기술에 관한 것으로, 특히 반도체 소자 제조 공정 중 리소그래피(Lithography) 공정에 관한 것이며, 특히 유기(Organic) 반사방지막(Anti-Reflective Coating, ARC)을 적용한 리소그래피 공정에 관한 것이며, 본 발명은 질화막을 선택 식각함에 있어서, 질화막 식각이 용이하고, 리소그래피 공정의 충분한 공정마진을 확보할 수 있는 반도체 소자 제조방법을 제공하는 데 그 목적이 있다. 본 발명의 특징적인 반도체 소자 제조방법은, 소정의 하부층 상에 질화막을 형성하는 제1 단계; 상기 질화막 상에 유기물계 반사방지막을 도포하는 제2 단계; 베이크를 실시하여 상기 유기물계 반사방지막 내에 포함된 솔벤트를 증발시키는 제3 단계; 상기 유기물계 반사방지막 상에 감광막을 도포하는 제4 단계; 및 소정의 포토마스크를 사용하여 상기 감광막을 노광하는 제5 단계를 포함하여 이루어진다.

Description

반도체 소자 제조방법{Method for fabricating semiconductor device}
본 발명은 반도체 소자 제조 기술에 관한 것으로, 특히 반도체 소자 제조 공정 중 리소그래피(Lithography) 공정에 관한 것이며, 특히 유기(Organic) 반사방지막(Anti-Reflective Coating, ARC)을 적용한 리소그래피 공정에 관한 것이다.
일반적으로, LOCOS법, STI법을 사용하여 소자분리막을 형성하기 위해서는 실리콘 기판 상부에 패드산화막을 형성한 후 활성영역을 정의하기 위한 질화막을 형성하게 된다. 이때, 질화막을 패터닝하기 위하여 마스크 공정을 실시하게 되는데, 단파장(DUV)을 이용한 리소그래피 공정시 질화막의 굴절율(n), 흡수율(k), 두께(d)와 같은 광학적 특성에 의하여 정재파에 의한 문제, 감광막의 스컴(Scum) 발생, 기판상에 형성되는 패턴 선폭(Critical Dimension, CD) 균일도 불량과 같은 문제들로 인하여 공정마진을 확보하는데 매우 큰 어려움이 발생하고 있다.
이와 같은 어려움을 해결하기 위한 기술로 제안된 종래의 질화막 패터닝 공정을 살펴본다.
먼저, 실리콘 기판 상부에 패드산화막 및 질화막을 형성한 후 질화막에 O2 플라즈마 처리를 실시한 다음, 플라즈마 처리를 거친 질화막 표면을 스크러빙(scrubing) 처리한다.
이어서, 전체 구조 상부에 감광막을 도포한 후 소자분리용 포토마스크를 사용한 노광공정을 실시하고 현상하여 감광막 패턴을 형성한 다음, 이를 식각 마스크로 사용하여 질화막을 선택식각한다.
이처럼 질화막 표면에의 산소 플라즈마 처리와 스크러빙 처리를 실시하는 경우, 리소그래피 공정의 마진을 어느 정도 개선할 수 있으나, 고집적화 따라 그 적용 한계에 이르러 종래의 제 문제점에 대한 해결책으로 충분치 않게 되었다.
상기와 같은 종래기술의 문제점을 보완하기 위하여 감광막 형성 전에 실리콘산화질화막(SiON)과 같은 무기물(inorganic) ARC(anti-reflective coating)를 도입하는 기술이 제안되었으며, 현재까지도 널리 사용되고 있다.
이와 같이 무기물 ARC를 사용하는 경우, 패턴의 선폭 균일도는 향상되나, 노광공정 후 질화막 선택식각에서 무기물 ARC의 식각이 용이하지 않은 단점을 가지고 있으며, 식각시의 패턴 손상으로 인하여 소자의 수율이 나빠지는 문제점이 있었다.
첨부된 도면 도 1은 상기와 같은 종래의 리소그래피 공정에 의해 질화막 패턴을 형성한 후의 주사전자현미경 사진을 나타낸 것으로, 질화막 패턴 단면이 안정되지 않고 스컴(Scum)이 발생됨을 확인할 수 있다.
본 발명은 질화막을 선택 식각함에 있어서, 질화막 식각이 용이하고, 리소그래피 공정의 충분한 공정마진을 확보할 수 있는 반도체 소자 제조방법을 제공하는 데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 특징적인 반도체 소자 제조방법은, 소정의 하부층 상에 질화막을 형성하는 제1 단계; 상기 질화막 상에 유기물계 반사방지막을 도포하는 제2 단계; 베이크를 실시하여 상기 유기물계 반사방지막 내에 포함된 솔벤트를 증발시키는 제3 단계; 상기 유기물계 반사방지막 상에 감광막을 도포하는 제4 단계; 및 소정의 포토마스크를 사용하여 상기 감광막을 노광하는 제5 단계를 포함하여 이루어진다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
첨부된 도면 도 2a 내지 도 2f는 본 발명의 일실시예에 따른 반도체 소자의 소자분리막 형성을 위한 질화막 패턴 형성 공정을 도시한 것으로, 이하 이를 참조하여 설명한다.
본 실시예에 따르면, 먼저 도 2a에 도시된 바와 같이 실리콘 기판(20) 상부에 패드산화막(21)을 형성한다. 패드산화막(21)은 이후 형성될 질화막에 의한 실리콘 기판(20) 표면의 결함이 유발되는 현상을 방지하기 위한 것이다.
다음으로, 도 2b에 도시된 바와 같이 패드 산화막(21) 상부에 질화막(22)을 1200Å 정도의 두께로 증착한다. 질화막(22)은 이후 필드 영역을 정의하기 위한 산화막, 즉 소자분리막 형성을 위한 열산화 공정시 산화방지막 역할을 수행하게 된다.
다음으로, 도 2c에 도시된 바와 같이 전체 구조 상부에 유기물 ARC막(23)을 형성한다. 이때, 유기물 ARC막(23) 도포에 앞서 HMDS(Hexamethydisilazane) 프라임(Prime)과 쿨링(Cooling) 공정을 실시하는 것이 바람직하나 경우에 따라서는 이를 배제할 수 있다. 이어서, 후속 감광막 형성시 감광막이 서로 엉기는 것을 방지하고, 솔벤트(Solvent)를 모두 증발시키기 위하여 베이크(Bake) 공정을 수행한다. 이때, 베이크는 20 ~ 210℃ 정도의 온도에서 50 ~ 70초 동안 수행한다.
다음으로, 도 2d에 도시된 바와 같이 유기물 ARC막(23) 상부에 감광막(24)을 전면 도포한다.
계속하여, 도 2e에 도시된 바와 같이 소자분리용 포토마스크를 사용한 노광 공정을 실시한 후 현상하여 감광막 패턴(24a)을 형성한다.
다음으로, 도 2f에 도시된 바와 같이 감광막 패턴(24a)을 식각마스크로 하여 유기물 ARC막(23) 및 질화막(22)의 선택식각을 수행한다. 이때, 선택식각법으로는 CF4/Ar 가스, CHF3/Ar 가스, CF4/CHF3/Ar 가스와 같은 혼합가스를 사용한 건식식각법으로 수행하는데, 특히 유기물 ARC막(23) 식각시에는 O2 가스를 더 첨가하여 수행한다.
첨부된 도면 도 3은 본 발명의 일실시예에 따라 질화막 패턴이 형성된 상태의 주사전자현미경(Scanning Electron Microscope, SEM) 사진으로서, 유기물 ARC의 사용에 의해 질화막의 높은 반사도와 간섭효과에 의한 질화막 패턴의 열화를 방지할 수 있으며, 스컴이 나타나지 않음을 확인할 수 있다(NO SCUM).
유기물 ARC막(23)은 결합 밀도가 높고, 빛의 흡수도가 높으며, 감광막과 비슷한 굴절률을 가진다. 또한, 감광막과의 상호작용이 원할하고, 내열성이 우수한 장점이 있다. 또한, 유기물 ARC막(23)은 기존의 무기물 ARC에 비해 식각이 용이하여 질화막 패턴 CD 불균일, 스컴과 같은 식각 공정의 불안정한 요소를 방지할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명은 질화막 패턴 형성 균일하고 안정된 패턴을 형성할 수 있으며, 이로 인하여 질화막 패터닝 공정의 공정마진을 충분히 확보할 수 있는 효과가 있다.
도 1은 종래의 리소그래피 공정에 의해 질화막 패턴을 형성한 후의 주사전자현미경 사진.
도 2a 내지 도 2f는 본 발명의 일실시예에 따른 반도체 소자의 소자분리막 형성을 위한 질화막 패턴 형성 공정도.
도 3은 본 발명의 일실시예에 따라 질화막 패턴이 형성된 상태의 주사전자현미경 사진.
* 도면의 주요 부분에 대한 부호의 설명
20 : 실리콘 기판
21 : 패드산화막
22 : 질화막
23 : 유기물 ARC막
24 : 감광막

Claims (5)

  1. 소정의 하부층 상에 질화막을 형성하는 제1 단계;
    상기 질화막 상에 유기물계 반사방지막을 도포하는 제2 단계;
    베이크를 실시하여 상기 유기물계 반사방지막 내에 포함된 솔벤트를 증발시키는 제3 단계;
    상기 유기물계 반사방지막 상에 감광막을 도포하는 제4 단계; 및
    소정의 포토마스크를 사용하여 상기 감광막을 노광하는 제5 단계
    를 포함하여 이루어진 반도체 소자 제조방법.
  2. 제1항에 있어서,
    상기 제5 단계 수행 후,
    상기 감광막을 현상하는 제6 단계; 및
    상기 감광막을 식각마스크로 하여 상기 유기물계 반사방지막 및 상기 질화막을 선택식각하되, 상기 질화막 식각 시에는 CF4/Ar 가스, CHF3/Ar 가스, CF4/CHF 3/Ar 가스와 같은 혼합가스 이외에 O2가스를 더 첨가한 건식식각법을 사용하여 선택식각하는 제7 단계를 더 포함하여 이루어지는 것을 특징으로 하는 반도체 소자 제조방법.
  3. 제1항 또는 제2항에 있어서,
    상기 베이크는,
    200 ∼ 210℃ 범위의 온도에서 실시되는 것을 특징으로 하는 반도체 소자 제조방법.
  4. 제1항 또는 제2항에 있어서,
    상기 베이크는,
    50 ∼ 70초 동안 실시되는 것을 특징으로 하는 반도체 소자 제조방법.
  5. 제1항에 있어서,
    상기 제1 단계 수행 후, 전체 구조 상부에 HMDS 프라임을 실시하는 제8 단계를 더 포함하여 이루어진 것을 특징으로 하는 반도체 소자 제조방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100494147B1 (ko) * 2002-10-08 2005-06-13 주식회사 하이닉스반도체 반도체 소자의 패턴 형성 방법
KR100741921B1 (ko) * 2005-12-29 2007-07-24 동부일렉트로닉스 주식회사 반도체 소자의 금속 식각 방법
KR101101557B1 (ko) * 2009-09-30 2012-01-02 김형순 세병기

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5911628A (ja) * 1982-07-12 1984-01-21 Mitsubishi Electric Corp パタ−ン形成法
JPH06275519A (ja) * 1993-03-23 1994-09-30 Matsushita Electric Ind Co Ltd 半導体装置の製造方法及びその製造装置
KR19980048845A (ko) * 1996-12-18 1998-09-15 김광호 반도체소자의 패턴형성방법
KR19990057381A (ko) * 1997-12-29 1999-07-15 김영환 반도체 소자의 미세패턴 제조방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5911628A (ja) * 1982-07-12 1984-01-21 Mitsubishi Electric Corp パタ−ン形成法
JPH06275519A (ja) * 1993-03-23 1994-09-30 Matsushita Electric Ind Co Ltd 半導体装置の製造方法及びその製造装置
KR19980048845A (ko) * 1996-12-18 1998-09-15 김광호 반도체소자의 패턴형성방법
KR19990057381A (ko) * 1997-12-29 1999-07-15 김영환 반도체 소자의 미세패턴 제조방법

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