KR100536542B1 - 전하 전송 소자 - Google Patents

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KR100536542B1
KR100536542B1 KR10-2004-0007605A KR20040007605A KR100536542B1 KR 100536542 B1 KR100536542 B1 KR 100536542B1 KR 20040007605 A KR20040007605 A KR 20040007605A KR 100536542 B1 KR100536542 B1 KR 100536542B1
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오까다요시히로
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산요덴키가부시키가이샤
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Abstract

본 발명은 백 게이트 효과를 억제할 수 있는 출력부의 구조를 갖는 전하 전송 소자를 제공하는 것을 목적으로 한다. 이를 위해, 채널 영역(12), 채널 영역(12)에 연속하여 배치된 제1 소자 영역(18)과, 제1 소자 영역(18)에 소스 영역 및 드레인 영역이 형성된 리세트 트랜지스터 Tr과, 제2 소자 영역(52)과, 제2 소자 영역(52)에 소스 영역 Sd1 및 드레인 영역 Dd1이 형성됨과 함께, 게이트 전극이 리세트 트랜지스터의 소스 영역과 접속되는 제1 트랜지스터 Td1을 구비하는 고체 촬상 소자에 있어서, 제1 트랜지스터 Td1의 소스 영역 Sd1과 드레인 영역 Dd1과의 사이에서, 제2 소자 영역(52)의 표면 영역의 실효적인 불순물 농도를, 제2 소자 영역(52)에서의 반도체 기판과 제2 소자 영역(52)과의 경계 영역의 실효적인 불순물 농도보다도 낮게 함으로써 상기 과제를 해결할 수 있다.

Description

전하 전송 소자{CHARGE TRANSFER DEVICE}
본 발명은 전하 전송 소자에 관한 것으로, 상세하게는 출력 감도를 향상시키기 위한 출력부 구조에 관한 것이다.
도 7에, 프레임 전송 방식의 CCD 고체 촬상 소자의 구성도를 도시한다. 프레임 전송 방식의 CCD 고체 촬상 소자는, 촬상부(10i), 축적부(10s), 수평 전송(10h) 및 출력부(10d)를 포함하여 이루어진다. 촬상부(10i)에서 생성된 정보 전하는 CCD 시프트 레지스터인 전하 전송 소자에 의해 축적부(10s)로 전송된다. 정보 전하는 축적부(10s)에 보유됨과 함께, 1 행씩 수평 전송부(10h)로 전송되며, 또한, 1 화소씩 수평 전송부(10h)로부터 출력부(10d)로 전송된다. 출력부(10d)는 1 화소마다의 정보 전하량을 전압값으로 변환하며, 그 전압값의 변화가 CCD 출력으로 된다.
수평 전송부(10h)의 채널 영역의 출력측에는 정보 전하를 일시적으로 축적하기 위한 용량을 갖는 부유 확산(용량) 영역이 형성되며, 그 용량에 축적된 전하에 의해 발생하는 전위의 변동을 출력 신호로서 추출한다. 출력 신호의 전위는 축적된 정보 전하를 부유 확산 영역의 용량값으로 나눈 값으로 된다. 이 부유 확산 영역의 용량값을 작게 함으로써 고체 촬상 소자의 출력 감도를 향상시킬 수 있다.
도 8은 출력부(10d)의 등가 회로도이다. 또한, 도 9는 수평 전송부(10h) 및 출력부(10d)의 구조를 도시하는 평면도이다.
출력부(10d)는 도 8에 도시한 바와 같이 3개의 출력 트랜지스터 Td1, Td2, Td3 및 3개의 부하 트랜지스터 Ta1, Ta2, Ta3으로 기본적으로 구성된다. 출력 트랜지스터 Td1과 부하 트랜지스터 Ta1은 직렬 접속되어 1단째의 소스 팔로워 회로를 구성한다. 마찬가지로, 출력 트랜지스터 Td2와 부하 트랜지스터 Ta2 및 출력 트랜지스터 Td3 과 부하 트랜지스터 Ta3이 각각 직렬 접속되어 2단째 및 3단째의 소스 팔로워 회로를 구성한다.
1단째의 소스 팔로워 회로에서의 출력 트랜지스터 Td1의 게이트는, 부유 확산 영역 FD에 접속된다. 1∼3단째의 소스 팔로워 회로는 직렬 접속되며, 3단째의 소스 팔로워 회로에서의 출력 트랜지스터 Td3의 소스의 전위가 고체 촬상 소자의 출력 신호 VOUT로서 추출된다.
수평 전송부(10h)의 채널 영역(12)은 N형 반도체 기판에 P형 불순물을 확산하여 반도체 기판의 일 주면에 배치된 P웰(13) 내에 형성된다. 여기서, P웰(13)에는 접지 전위 VGND가 인가되며, N형 반도체 기판에는 5∼10V 정도의 전위가 인가된다.
채널 영역(12) 상의 리세트 트랜지스터 Tr이 형성되는 소자 영역(18)은 채널 영역(12)에 연속하여 형성된다. 리세트 트랜지스터 Tr의 드레인 및 소스로 되는 영역에는 N형 불순물이 확산되며, 각각이 부유 확산 영역 FD 및 리세트 드레인 영역 RD로 된다.
채널 영역(12) 상에는 절연막을 사이에 두고 복수의 전송 전극(14a, 14b)이 상호 평행하게 배열된다. 또한, 출력 제어 전극(16)이 전송 전극(14a, 14b)과 평행하게 배치된다. 전송 전극(14a, 14b)에는 전송 클럭 φH가 인가되어, 채널 영역(12)을 따라 정보 전하가 출력 제어 전극(16)을 향해 전송된다. 출력 제어 전극(16)에는 일정한 출력 제어 전압 VOG가 인가되어, 출력 제어 전극(16) 아래에 형성되는 채널을 통해 정보 전하가 부유 확산 영역 FD로 출력된다.
소자 영역(18)에는 부유 확산 영역 FD 및 리세트 드레인 영역 RD에 걸치도록 절연막을 개재하여 리세트 전극(20)이 배치되어 리세트 트랜지스터 Tr이 형성된다. 또한, 부유 확산 영역 FD에는 소스 배선(22)이 접속되며, 리세트 드레인 영역 RD에는 드레인 배선(24)이 접속된다.
출력 제어 전압 VOG에 의해 부유 확산 영역 FD로 출력된 정보 전하는 부유 확산 영역 FD에 축적되어 전압값으로 변환된다. 부유 확산 영역 FD의 전압값은 소스 배선(22)에 의해 추출된다.
또한, 드레인 배선(24)에 드레인 전압 VRD를 인가해 두고, 리세트 전극(20)에 리세트 클럭 φR을 인가함으로써 리세트 트랜지스터 Tr을 온으로 하여, 부유 확산 영역 FD에 축적된 정보 전하를 리세트 드레인 영역 RD를 통해, 드레인 배선(24)으로 배출할 수 있다.
반도체 기판 상에는 1단째의 소스 팔로워 회로가 형성되는 소자 영역(26)이 소자 영역(18)으로부터 소정의 거리를 두고 형성된다. 또한, 2단째의 소스 팔로워 회로가 형성되는 소자 영역(28) 및 3단째의 소스 팔로워 회로가 형성되는 소자 영역(30)이 다른 소자 영역과 서로 소정의 거리를 두고 형성된다.
소자 영역(26, 28, 30)은 N형 반도체 기판의 일 주면에 P형 불순물을 확산시킨 P웰에 형성된다. 소자 영역(26)에는 N형 불순물이 확산되어, 출력 트랜지스터 Td1의 드레인 영역 Dd1과 소스 영역 Sd1 및 부하 트랜지스터 Ta1의 드레인 영역 Da1과 소스 영역 Sa1이 형성된다. 마찬가지로, 소자 영역(28, 30)에도 N형 불순물이 확산되어, 드레인 영역 Dd2, Da2, Dd3, Da3 및 소스 영역 Sd2 , Sa2, Sd3, Sa3이 형성된다.
소스 배선(22)은 소자 영역(26)을 향해 연장되어, 절연막을 개재하여 드레인 영역 Dd1과 소스 영역 Sd1에 걸치도록 배치된다. 이것이, 출력 트랜지스터 Td1 의 게이트 전극으로 된다. 출력 트랜지스터 Td1의 소스 영역 Sd1과 부하 트랜지스터 Ta1 의 드레인 영역 Da1은 소스 배선(32)에 의해 접속된다. 또한, 소스 배선(32)은 소자 영역(28)을 향해 연장되어, 절연막을 개재하여 드레인 영역 Dd2와 소스 영역 Sd2를 걸치도록 배치된다. 이것이, 출력 트랜지스터 Td2의 게이트 전극으로 된다. 마찬가지로, 출력 트랜지스터 Td2의 소스 배선(34)도 배치되어, 소스 영역 Sd2, 드레인 영역 Da2 및 출력 트랜지스터 Td3의 게이트 전극이 접속된다. 소스 영역 Sd3 과 드레인 영역 Da3은 소스 배선(36)에 의해 접속되며, 그 소스 배선(36)은 고체 촬상 소자의 출력 신호 VOUT의 추출 배선으로 된다.
부하 트랜지스터 Ta1, Ta2, Ta3의 드레인 영역 Da1, Da2 , Da3과 소스 영역 Sa1, Sa2, Sa3에는 절연막을 개재하여 게이트 전극(38)이 배치되며, 공통 게이트 전위 V GG가 인가된다. 또한, 드레인 영역 Dd1, Dd2, Dd3은 드레인 배선(40)에 의해 접속되어 공통 전원 전위 VDD가 인가되며, 소스 영역 Sa1, Sa2, Sa3은 접지 배선(42)에 의해 접속되어 접지 전위 VGND로 유지된다.
[특허 문헌1]
일본 특허 공개 제2000-91557호 공보
상기한 바와 같은 수평 전송부(10h), 출력부(10d)와 같은 전하 전송 소자의 구성에서, 1단째의 출력 트랜지스터 Td1에서의 소자 영역(26)의 P웰을 접지 전위 VGND로 고정하면, 소스 배선(32)의 전위 VBS의 변동에 수반하여, 수학식 1로 표현될 수 있도록 출력 트랜지스터 Td1의 임계값 전압 Vth가 변동되는 백 게이트 효과가 발생한다. 이 백 게이트 효과는 출력 트랜지스터 Td1의 이득의 변동을 야기한다. 그 결과, 예를 들면, 고체 촬상 소자의 출력이 불안정해지는 문제가 발생한다.
Na : P웰의 표면 농도
VBS : 소스 전위
한편, 백 게이트 효과를 억제하기 위해, 출력 트랜지스터 Td1의 소자 영역(26)의 P웰과 소스 영역 Sd1을 접속하여 동일한 전위로 고정하는 방법을 생각할 수 있다. 그러나, 이 방법에 의해서는 P웰(13)과 소자 영역(26)의 P웰 간에 전위차가 발생하여 양 영역 간이 단락되기 쉬워진다. 따라서, 양 영역 간의 거리를 단락이 발생하지 않을 정도까지 충분히 넓게 하지 않으면 안되므로, 결과적으로 고체 촬상 소자의 사이즈를 크게 하게 된다는 문제가 있다.
또한, 단락을 방지하기 위해 양 영역 간의 거리를 크게 하면, 부유 확산 영역 FD와 출력 트랜지스터 Td1의 게이트를 연결하는 소스 배선(22)이 길어져서 배선 용량이 증대한다. 그 결과, 소스 배선(22)의 배선 용량과 부유 확산 영역 FD의 용량이 합쳐져서, 동일한 정보 전하를 축적한 경우에서의 전위의 변화가 작아진다. 그 결과, 예를 들면, 출력부(10d)의 이득이 저하되거나, 고체 촬상 소자의 동작 속도가 저하되는 문제가 발생한다.
본 발명은 상기 종래 기술의 문제를 감안하여, 적어도 상기 과제 중 하나를 해결하기 위해 출력부의 구조를 개량한 전하 전송 소자를 제공하는 것을 목적으로 한다.
상기 과제를 해결할 수 있는 본 발명은, 일 도전형의 반도체 기판의 일 주면에 배치되는 역도전형의 반도체 영역과, 상기 반도체 영역에 한 방향으로 연장되어 배치되는 일 도전형의 채널 영역과, 상기 반도체 기판 상에 상기 채널 영역과 교차하여 배치되는 복수의 전송 전극과, 상기 반도체 영역 내에서 상기 채널 영역에 연속하여 배치되는 용량과, 상기 반도체 영역 내에 소스 및 드레인이 배치되며, 게이트가 상기 용량에 접속되는 출력 트랜지스터를 구비하며, 상기 출력 트랜지스터가 배치되는 상기 반도체 영역은, 상기 반도체 기판의 깊이 방향의 농도 프로파일이 상기 반도체 영역의 중간 위치에서 극대값을 취하는 것을 특징으로 한다.
이 때, 상기 출력 트랜지스터가 배치되는 상기 반도체 영역은, 상기 반도체 기판의 깊이 방향을 따라 중간 영역보다도 표면 영역에서 불순물 농도가 낮은 것이 적합하다.
또한, 상기 출력 트랜지스터에 직렬 접속되는 부하 트랜지스터를 구비하며, 상기 부하 트랜지스터는 상기 출력 트랜지스터가 배치되는 상기 반도체 영역 내에 배치되는 것도 적합하다.
본 발명의 실시예에서의 전하 전송 소자는 고체 촬상 소자에 포함된다. 이하에, 도면을 참조하여 상세히 설명한다.
<고체 촬상 소자의 구성>
본 발명의 실시예에서의 고체 촬상 소자는 도 7에 도시한, 프레임 전송 방식의 CCD 고체 촬상 소자와 마찬가지의 구성을 구비한다.
도 2에, 본 실시예의 고체 촬상 소자에서의 출력부(10d)의 등가 회로를 도시한다. 출력부(10d)는 종래 기술과 마찬가지로, 기본적으로 3개의 출력 트랜지스터 Td1, Td2, Td3 및 3개의 부하 트랜지스터 Ta1, Ta2, Ta3으로 구성되는 3단으로 직렬 접속된 소스 팔로워 회로를 포함하여 이루어진다.
도 1은 출력부(10d)의 구조를 도시하는 평면도이다. 수평 전송부(10h)의 채널 영역(12)은, N형 반도체 기판의 일 주면에 P형 불순물을 확산한 P웰(50) 내에 형성된다. P웰(50)은 촬상부(10i), 축적부(10s)가 형성되는 P웰과 연속하여 형성되어 있으며, 접지 전위 VGND가 인가되어 있다. 본 실시예에서는, P웰(50)이 출력 트랜지스터 Td1의 소자 영역(52)으로까지 연장되어 형성된다.
수평 전송부(10h)와 연속하여 형성되는 소자 영역(54)에는 N형 불순물이 확산되며, 각각이 리세트 트랜지스터 Tr의 부유 확산 영역 FD 및 리세트 드레인 영역 RD로 된다.
채널 영역(12) 상에는 절연막을 사이에 두고 전송 전극(14a, 14b) 및 출력 제어 전극(16)이 상호 평행하게 배치된다. 또한, 리세트 트랜지스터 Tr의 리세트 전극(20)이 절연막을 개재하여 부유 확산 영역 FD 및 리세트 드레인 영역 RD에 걸쳐 배치된다. 또한, 부유 확산 영역 FD에는 소스 배선(22)이 접속되며, 리세트 드레인 영역 RD에는 드레인 배선(24)이 접속된다.
P웰(50)과 연속하는 소자 영역(52)에는 또한 N형 불순물이 확산되어, 출력 트랜지스터 Td1의 드레인 영역 Dd1 및 소스 영역 Sd1이 형성된다. 또한, 드레인 영역 Dd1과 소스 영역 Sd1과의 사이의 P웰의 표면 근방에 N형 불순물을 저농도로 주입한 채널 도핑 영역(56)이 형성된다.
리세트 트랜지스터 Tr의 소스 배선(22)은 소자 영역(52)을 향해 연장되어, 드레인 영역 Dd1과 소스 영역 Sd1을 걸치도록 절연막을 개재하여 배치되어 출력 트랜지스터 Td1의 게이트 전극으로 된다.
반도체 기판 상에는 또한, 1단째의 부하 트랜지스터 Ta1이 형성되는 소자 영역(58), 2단째의 소스 팔로워 회로가 형성되는 소자 영역(60) 및 3단째의 소스 팔로워 회로가 형성되는 소자 영역(62)이 다른 소자 영역과 서로 소정의 거리를 두고 형성된다. 소자 영역(58, 61, 63)은 N형 반도체 기판의 일 주면에 P형 불순물을 확산시킨 P웰에 형성되며, 각 P웰에 대하여 접지 전위 VGND가 인가된다. 소자 영역(58, 61, 63)에는 N형 불순물이 확산되어, 부하 트랜지스터 Ta1, Ta2, Ta3 을 구성하는 드레인 영역 Da1, Da2, Da3 및 소스 영역 Sa1, Sa2 , Sa3이 형성된다. 소자 영역(60, 62)은 소자 영역(61, 63)에 인접하여 배치되며, 소정 부분에 P형 및 N형 불순물이 주입되어, 출력 트랜지스터 Td2, Td3을 구성하는 P웰과, 드레인 영역 Dd2 , Dd3 및 소스 영역 Sd2, Sd3이 형성된다. 이 소자 영역(60, 62)은 P웰 내에 P+ 영역이 형성되며, 이 P+ 영역과 소스 영역이 접속되어 P웰의 전위가 소스 전위로 고정된다.
출력 트랜지스터 Td1, Td2, Td3 및 부하 트랜지스터 Ta1, T a2, Ta3을 접속하는 각 배선은 종래와 마찬가지로 배치된다. 즉, 출력 트랜지스터 Td1의 소스 영역 Sd1과 부하 트랜지스터 Ta1의 드레인 영역 Da1은 소스 배선(32)에 의해 접속되며, 또한, 소스 배선(32)은 소자 영역(28)을 향해 연장되어 드레인 영역 Dd2와 소스 영역 Sd2를 걸치도록 절연막을 개재하여 배치된다. 마찬가지로, 소스 배선(34)이 소스 영역 Sd2 및 드레인 영역 Da2를 접속하여, 출력 트랜지스터 Td3의 게이트 전극을 겸한다. 소스 영역 Sd3과 드레인 영역 Da3은 소스 배선(36)에 의해 접속되며, 그 소스 배선(36)은 고체 촬상 소자의 출력 신호 VOUT의 추출 배선으로 된다. 또한, 부하 트랜지스터 Ta1, Ta2, Ta3에는 절연막을 개재하여 게이트 전극(38)이 배치된다. 또한, 드레인 영역 Dd1, Dd2, Dd3은 드레인 배선(40)에 의해 접속되며, 소스 영역 Sa1, Sa2, Sa3은 접지 배선(42)에 의해 접속된다.
도 3에, 본 실시예의 고체 촬상 소자에서의 출력 트랜지스터 Td1의 X-X 간을 절단한 횡단면 구조를 도시한다. 또한, 도 4에, 도 3의 Y-Y 깊이 방향의 실효적인 불순물 농도 프로파일을 도시한다.
출력 트랜지스터 Td1이 형성되는 소자 영역(52)은 수평 전송부(10h)의 채널 영역(12)과 공통 P웰(50)로 구성되며, 그 P웰(50)에는 N형 불순물이 고농도로 도핑되어 드레인 영역 Dd1 및 소스 영역 Sd1이 형성된다. 그 드레인 영역 Dd1과 소스 영역 Sd1과의 사이의 표면 근방에는 N형 불순물이 주입됨으로써 카운터 도핑되어, 출력 트랜지스터 Td1의 게이트 영역에 채널 도핑 영역(56)이 형성된다. 이것에 의해, 출력 트랜지스터 Td1이 배치되는 P웰(50)은 도 4에 도시한 바와 같이, 기판 깊이 방향을 따라, 중간 영역 b보다도 표면 영역 a에서 불순물 농도가 낮게 설정되고, 이 결과, 기판 깊이 방향의 불순물 프로파일은 P웰(50) 내의 중간 위치 b에서 극대값을 취한다.
또, 출력부(10d)의 구조는 도 5의 평면도에 도시한 바와 같이, 채널 영역(12)의 P웰(50)을 부하 트랜지스터 Ta1, Ta2, Ta3의 P웰과 공통화하는 구조로 하여도 된다.
<고체 촬상 소자의 제조 방법>
도 6은 본 실시예의 고체 촬상 소자에서의 출력부(10d)가 형성되는 프로세스 흐름도이다. 이하, 도 6을 참조하여 고체 촬상 소자의 출력부(10d)의 제조 방법에 대하여 설명한다.
N형 반도체 기판(70)에 산화막(72)을 성막하고, 소정의 마스크 패턴을 이용하여 P웰(50)이 형성되는 영역에 개구부를 형성한다(도 6의 (a)). 이 산화막(72)이 다음의 이온 주입 공정의 마스크로서 이용된다. 또한, 산화막(72)은 최종적으로 소자를 분리하는 필드 산화막으로 된다.
산화막(72)을 마스크로 하여, 붕소(B), 알루미늄(Al), 갈륨(Ga) 또는 인듐(In) 등의 P형 불순물을 이온 주입하여 확산시킴으로써 반도체 기판(70)에 P웰(50)을 형성한다(도 6의 (b)). 예를 들면, P형 불순물을 수백 keV의 에너지에서 1012∼1013/㎠의 면(面) 밀도로 주입한다.
다음으로, 산화막(72)의 개구부에 새로운 산화막(74)을 성막하여, 소정의 마스크 패턴을 이용하여 출력 트랜지스터 Td1의 드레인 영역 Dd1 및 소스 영역 Sd1 로 되는 영역에 개구부를 형성한다(도 6의 (c)). 이 산화막(74)은 다음의 이온 주입 공정에서 마스크로서 이용된다.
산화막(74)을 마스크로 하여, 인(P), 비소(As) 또는 안티몬(Sb) 등의 N형 불순물을 이온 주입하여 확산시킴으로써, P웰(50)에 드레인 영역 Dd1 및 소스 영역 Sd1을 형성한다(도 6의 (d)). 예를 들면, N형 불순물을 수십 keV 정도의 에너지에서 1015∼1016/㎠의 면 밀도로 주입한다.
상기 도 6의 (a)∼도 6의 (d)의 공정은 리세트 트랜지스터 Tr이 형성되는 소자 영역(54)이나 다른 트랜지스터가 형성되는 소자 영역(58, 60, 62)에 대해서도 동시에 행할 수 있다. 이것에 의해, 소자 영역(58, 60, 62)의 P웰 및 부유 확산 영역 FD, 리세트 드레인 영역 RD, 드레인 영역 Da1, Dd2, Da2, Dd3 , Da3 및 소스 영역 Sa1, Sd2, Sa2, Sd3, Sa3을 형성할 수 있다.
다음으로, 산화막(74)을 제거하여, 새롭게 산화막(76)을 성막하고, 소정의 마스크 패턴을 이용하여 출력 트랜지스터 Td1의 게이트 영역(78)(드레인 영역 Dd1 및 소스 영역 Sd1의 사이)으로 되는 영역에 개구부를 형성한다(도 6의 (e)). 개구부는 리세트 트랜지스터 Tr이나 다른 출력 트랜지스터 및 부하 트랜지스터 등의 게이트 영역에는 형성하지 않는다. 이 산화막(76)은 다음의 이온 주입 공정에서 마스크로서 이용된다.
산화막(76)을 마스크로 하여, P웰(50)의 표면 영역에 인(P), 비소(As) 또는 안티몬(Sb) 등의 N형 불순물을 이온 주입하여 확산시킴으로써 채널 도핑 영역(56)을 형성한다(도 6의 (f)). 예를 들면, N형 불순물을 수십 keV 정도의 에너지에서 1012∼1013/㎠의 면 밀도로 주입한다.
다음으로, 출력 트랜지스터 Td1 이외의 트랜지스터에서의 게이트 영역의 산화막(76)에도 개구부를 형성하여, 각 게이트 영역에 게이트 산화막(80)을 성막한다. 또한, 소정의 마스크 패턴을 이용하여 폴리실리콘층이나 금속막을 성막하여 각 배선을 행한다(도 6의 (g)).
이상과 같이, 본 실시예의 고체 촬상 소자에서의 출력부(10d)를 형성할 수 있다. 단, 이것에 한정되는 것은 아니며, 다른 기존의 반도체 제조 방법을 이용하여도 된다. 또한, 본 실시예에서는 고체 촬상 소자의 출력부(10d)에 한정하여 설명을 하였지만, 상기 공정의 일부를 고체 촬상 소자의 다른 영역의 제조 공정과 공통화하여도 되는 것은 물론이다.
이상 설명한 바와 같이, 본 실시예의 고체 촬상 소자에서는 P웰(50)의 표면 영역의 실효적인 P형 불순물 농도를 저하시킴으로써, 채널 영역(12) 및 소자 영역(52)을 포함하는 P웰(50)을 접지 전위 VGND로 고정한 경우에도, 출력 트랜지스터 Td1의 백 게이트 효과를 억제할 수 있다. 즉, 수학식 1에 나타낸 바와 같이, 출력 트랜지스터 Td1의 임계값 전압 Vth는 출력 트랜지스터 Td1의 게이트 영역에서의 P웰(50)의 표면 영역의 실효적인 P형 불순물 농도 Na의 평방근(Integer Square Root)과 소스 배선(32)의 전위 VBS의 평방근에 비례하기 때문에, 실효적인 불순물 농도 Na를 저하시킴으로써 전위 VBS의 변화에 수반하는 임계값 전압 Vth의 변동을 억제할 수 있다.
따라서, 출력 트랜지스터 Td1의 소자 영역(52)의 P웰과 소스 영역 Sd1을 접속하여 동일한 전위로 고정하지 않아서, 백 게이트 효과를 억제할 수 있다.
또한, P웰(50)과 소자 영역(52)과의 단락이 발생하기 어려워지기 때문에, P웰(50)과 소자 영역(52)과의 거리를 짧게 할 수 있다. 그것에 따라, 소스 배선(22)도 짧아져서, 배선 용량을 낮게 억제할 수 있다.
이들 작용에 의해, 예를 들면, 출력부(10d)의 이득을 높게 유지함과 함께 고체 촬상 소자의 사이즈를 작게 할 수 있다.
본 발명에 따르면, 전하 전송 소자의 출력부에서의 트랜지스터의 백 게이트 효과를 억제할 수 있다. 그 결과, 고체 촬상 소자의 사이즈의 대형화를 수반하지 않아, 출력부의 전압 증폭 이득을 높게 할 수 있다.
도 1은 본 발명의 실시예에서의 고체 촬상 소자의 출력부의 등가 회로도.
도 2는 본 발명의 실시예에서의 고체 촬상 소자의 출력부의 평면 구조도.
도 3은 본 발명의 실시예에서의 고체 촬상 소자의 출력부의 횡단면도.
도 4는 본 발명의 실시예에서의 고체 촬상 소자의 출력 트랜지스터의 실효적인 불순물 농도의 분포를 나타내는 도면.
도 5는 본 발명의 실시예에서의 고체 촬상 소자의 출력부의 변형예를 나타내는 횡단면도.
도 6은 본 발명의 실시예에서의 고체 촬상 소자의 제조 공정의 프로세스 흐름도.
도 7은 고체 촬상 소자의 개략적 구성을 도시하는 블록도.
도 8은 종래의 고체 촬상 소자의 출력부의 등가 회로도.
도 9는 종래의 고체 촬상 소자의 출력부의 평면 구조도.
〈도면의 주요 부분에 대한 부호의 설명〉
10d : 출력부
10i : 촬상부
10h : 수평 전송부
10s : 축적부
12 : 채널 영역
13, 50 : P웰
14a, 14b : 전송 전극
16 : 출력 제어 전극
18, 26, 28, 30 : 소자 영역
20 : 리세트 전극
22, 32, 34, 36 : 소스 배선
24 : 드레인 배선
38 : 게이트 전극
40 : 드레인 배선
42 : 접지 배선
52, 54, 58, 61, 62, 63, 64, 66 : 소자 영역
56 : 채널 도핑 영역
70 :반도체 기판
72, 74, 76 : 산화막
78 : 게이트 영역
80 : 게이트 산화막
Dd1, Da1, Dd2, Da2, Dd3, Da3 : 드레인 영역
Sd1, Sa1, Sd2, Sa2, Sd3, Sa3 : 소스 영역
FD : 부유 확산 영역
RD : 리세트 드레인 영역
Ta1, Ta2, Ta3 : 부하 트랜지스터
Td1, Td2, Td3 : 출력 트랜지스터
Tr : 리세트 트랜지스터

Claims (3)

  1. 일 도전형의 반도체 기판의 일 주면에 배치되는 역도전형의 반도체 영역과,
    상기 반도체 영역에 한 방향으로 연장되어 배치되는 일 도전형의 채널 영역과,
    상기 반도체 기판 상에 상기 채널 영역과 교차하여 배치되는 복수의 전송 전극과,
    상기 반도체 영역 내에서 상기 채널 영역에 연속하여 배치되는 용량과,
    상기 반도체 영역 내에 소스 및 드레인이 배치되어, 게이트가 상기 용량에 접속되는 출력 트랜지스터를 구비하며,
    상기 출력 트랜지스터가 배치되는 상기 반도체 영역은, 상기 반도체 기판의 깊이 방향의 농도 프로파일이 상기 반도체 영역의 중간 위치에서 극대값을 취하는 것을 특징으로 하는 전하 전송 소자.
  2. 제1항에 있어서,
    상기 출력 트랜지스터가 배치되는 상기 반도체 영역은, 상기 반도체 기판의 깊이 방향을 따라, 중간 영역보다도 표면 영역에서 불순물 농도가 낮은 것을 특징으로 하는 전하 전송 소자.
  3. 제1항 또는 제2항에 있어서,
    상기 출력 트랜지스터에 직렬 접속되는 부하 트랜지스터를 더 포함하며,
    상기 부하 트랜지스터는 상기 출력 트랜지스터가 배치되는 상기 반도체 영역 내에 배치되는 것을 특징으로 하는 전하 전송 소자.
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