KR100528013B1 - 커패시터를 갖는 인쇄회로기판 - Google Patents

Abstract

제조 공정을 단순화함과 동시에 제조 원가를 절감할 수 있는 인쇄회로기판이 개시된다. 본 발명의 인쇄회로기판은 다층 절연층들, 다층 절연층들의 표면 상에 각각 적층된 신호라인 및 신호라인에 이격되며, 다층 절연층들 각각의 표면 상에 하나씩 교대로 적층되어 커패시터를 형성하는 접지 패턴 및 전원 패턴을 포함한다. 전력이 많이 소비되지 않는 액정표시장치의 전원부에 별도의 바이패스 커패시터를 실장하지 않고도 인쇄회로기판 자체만으로 커패시터의 정전용량을 확보할 수 있어 제조 공정을 단순화함과 동시에 제조 원가를 절감할 수 있으며, 나아가 액정표시장치의 경박단소화를 실현할 수 있다.

Description

커패시터를 갖는 인쇄회로기판

본 발명은 인쇄회로기판에 관한 것으로, 더욱 상세하게는 다층 기판의 각층에 접지 패턴과 전원패턴을 교대로 형성하여 별도의 부품을 사용하지 않고도 커패시터를 자체적으로 갖도록 한 커패시터를 갖는 인쇄회로기판에 관한 것이다.

일반적으로 알려진 바와 같이, 인쇄회로기판에 사용되는 동장 적층판은 용도에 따라 변성한 열경화성 수지와 각종 기재를 짜맞추어 만든 적층판 위에 동박을 펴서 합한 것이다. 그 제조 공정은 바니쉬(vanish), 도공, 적층, 마무리의 각 공정으로 이루어진다. 동장 적층판에는 배선판으로서의 전기 특성을 만족시킬 뿐만 아니라 화로 가공공정에서 가공성이 우수한 것이 요구된다.

단층 인쇄회로기판에는 주로 페놀수지 기지재 동장 적층판이 사용되고, 도금 관통홀 양면에서는 주로 에폭시 수지 글로우(glow) 포기재 동장 적층판이 사용되고 있다.

다층 인쇄회로기판에는 각종 수지를 사용한 다층재료(도전층인 동장 적층판 및 프리프레그)가 사용된다. 4-10층의 다층에는 특성적으로 바란스가 좋은 에폭시 수지계 재료가 사용되고, 10층을 초과하는 다층에는 내열 수지계 재료가 사용된다. 이는 더욱 신뢰성이 높은 고밀도 다층판이 요구되기 때문이다.

다층 인쇄회로기판의 도전층은 각 층의 표면 상에 정해진 패턴의 신호라인과 신호라인에 약간의 이격 거리를 두고 나머지 전영역을 커버하는 접지 패턴(또는 전원 패턴)으로 적층된다. 이와 같은 방법으로 다음 절연층의 표면 상에도 신호라인과 나머지 영역을 커버하는 전원 패턴(또는 접지 패턴)이 적층된다.

그런데, 액정표시장치의 계조단 등과 같은, 전력이 많이 소비되지 않는 전원부의 경우, 종래의 인쇄회로기판 상에 바이패스(bypass) 커패시터와 같은 별도의 부품을 실장하는 것이 필요하다.

그러나, 이는 인쇄회로기판의 실장 부품수의 증가를 야기시키고 나아가 실장 공정수의 증가를 야기시켜 원가 부담을 가중시켜 왔다. 또한, 인쇄회로기판의 사이즈를 증가시켜 왔다.

이로 말미암아, 종래에는 액정표시장치의 경박단소화를 실현하는데 많은 장애를 받아 왔다.

따라서, 본 발명의 목적은 인쇄회로기판에 실장되는 부품의 수를 증가시키지 않고도 전원부의 정전용량을 확보하도록 한 것이다.

본 발명의 다른 목적은 다음의 상세한 설명 및 첨부된 도면에 의해 보다 명확해질 것이다.

이와 같은 목적을 달성하기 위한 본 발명은 인쇄회로기판의 적층된 짝수층과 홀수층의 표면 상에 신호라인과 이격되며 서로 반대되는 접지패턴과 전원패턴을 각각 형성하도록 적층된다.

따라서, 본 발명은 액정표시장치의 계조단과 같은, 전력이 많이 소비되지 않는 전원부의 경우, 인쇄회로기판 상에 바이패스(bypass) 커패시터와 같은 별도의 부품을 실장할 필요가 없으므로 실장 부품수를 줄이고 인쇄회로기판의 사이즈를 줄일 수 있다.

이하, 본 발명에 의한 커패시터를 갖는 인쇄회로기판의 정전접지를 첨부된 도면을 참조하여 상세히 설명하기로 한다. 도전층 사이에 절연층을 사용하는 것은 커패시터의 원리와 같은데 가령, 아래 절연층에 전원 패턴이 적층되고, 바로 위 절연층에 접지 패턴이 적층되면, 커패시터가 구현되고 또한, 인쇄회로기판은 짝수층으로 적층되는 점을 고려하기로 한다.

도 1을 참조하면, 본 발명의 인쇄회로기판은 짝수번째 절연층(12)에 신호라인(13)이 적층되고 신호라인(13)으로부터 거리 d를 두고 예를 들어 접지 패턴(14)이 이격하여 적층되면, 홀수번째 절연층(15)에 신호라인(17)과 전원 패턴(18)이 동일 방법으로 적층될 수 있다. 물론, 이와 반대로 짝수번째 절연층에 예를 들어 신호라인과 전원 패턴이 적층되고 홀수번째 절연층에 신호라인과 접지 패턴이 적층될 수도 있다.

이와 같은 방법에 의해 적층된 각 층의 접지 패턴들(14)을 공동 연결하고, 각 층의 전원 패턴(18)을 공동 연결하면, 전체 전원 패턴과 접지 패턴이 대향하는 면적이 증가하지만, 이들 사이의 간격에 해당하는 절연층의 두께는 일정하므로 커패시터의 정전용량은 더욱 증가한다. 정전용량은 식 1에 의해 얻어진다.

<식 1>

C = ε A/d

여기서, C는 정전용량, ε는 유전율, A는 면적, d는 도전층 사이의 거리를 각각 나타낸다.

상기 절연체는 예를 들어 프리프레그(prepreg)와 같은 유전체가 될 수 있고, 5.4X8.854X10^-12의 유전율을 갖는다. 또한, d는 1.5μm로 될 수 있다.

따라서, 면적 A에 따라 정전용량의 값이 좌우되는데 면적 A가 가령 0.01m²이면, 정전용량은 0.08μF가 된다.

인쇄회로기판의 사이즈가 0.01m² 라고 할 때, 인쇄회로기판 면적의 10%를 이용한다고 가정하면, 예를 들어 6층 인쇄회로기판의 1층과 2층, 2층과 3층 등 층마다 영향으로 5배(1층과 2층 사이의 정전용량을 기준으로 함)의 정전용량이 발생하므로 0.08μF의 정전용량이 얻어진다.

따라서, 본 발명은 인쇄회로기판의 제조 단계에서 인쇄회로기판 자체에 커패시터를 형성하기 때문에 바이패스 커패시터와 같은 부품을 실장할 필요가 없으므로 그만큼 실장 부품수가 줄어들고 나아가 인쇄회로기판의 사이즈도 또한 줄어들 수 있다.

이상에서 살펴본 바와 같이, 본 발명에 의한 커패시터를 갖는 인쇄회로기판은 다층 절연층 각각에 교대로 신호라인에 이격한 접지 패턴과 전원 패턴을 적층하도록 구성된다.

따라서, 본 발명은 전력이 많이 소비되지 않는 액정표시장치의 전원부에 별도의 바이패스 커패시터를 실장하지 않고도 인쇄회로기판 자체만으로 커패시터의 정전용량을 확보할 수 있어 제조 공정을 단순화함과 동시에 제조 원가를 절감할 수 있으며, 나아가 액정표시장치의 경박단소화를 실현할 수 있다.

한편, 본 발명은 도시된 도면과 상세한 설명에 기술된 내용에 한정하지 않으며 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 변형이 적용 가능함은 이 분야에 통상의 지식을 가진 자에게는 자명한 사실이다.

도 1은 본 발명에 의한 커패시터를 갖는 인쇄회로기판의 각 절연층에 적층된 접지 패턴과 전원 패턴의 겹쳐짐을 나타낸 예시도.

<도면의 주요 부분에 대한 부호의 설명>

12, 15: 절연층 13, 17: 신호라인

14: 접지 패턴 18: 전원 패턴

Claims (3)

1. 다층 절연층들;

   상기 다층 절연층들의 표면 상에 각각 적층된 신호라인; 및

   상기 신호라인에 이격되며, 상기 다층 절연층들 각각의 표면 상에 하나씩 교대로 적층되어 커패시터를 형성하는 접지 패턴 및 전원 패턴을 포함하는 인쇄회로기판.
2. 제 1 항에 있어서, 상기 다층 절연층들 중 홀수번째 절연층들에 신호라인과 접지 패턴이 적층되고 짝수번째 절연층들에 신호라인과 전원 패턴이 적층되는 것을 특징으로 하는 인쇄회로기판.
3. 제 1 항에 있어서, 상기 다층 절연층들 중 짝수번째 절연층들에 신호라인과 접지 패턴이 적층되고 홀수번째 절연층들에 신호라인과 전원 패턴이 적층되는 것을 특징으로 하는 인쇄회로기판.