KR100517426B1 - 복수 비트의 데이터 프리페치 기능을 갖는 메모리 디바이스 - Google Patents

복수 비트의 데이터 프리페치 기능을 갖는 메모리 디바이스 Download PDF

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Abstract

본 발명은 복수 비트의 프리페치(pre-fetch) 기능을 갖는 메모리 다비아스의 기입을 빠르게 한다. 또한, 고속 클록에 대응하여 정상 기입 동작을 실현한다.
본 발명은 복수 비트의 데이터 프리페치 기능을 갖는 메모리 디바이스에 있어서, 최종 데이터의 인출(fetch)이 행해지기 전의 타이밍으로 어드레스와 용장 어드레스와의 비교를 행하여 일치 또는 불일치의 판정을 행하는 용장 판정 회로의 동작을 개시하는 것을 특징으로 하며, 어드레스 신호는 라이트 커맨드의 공급과 동일한 타이밍으로 공급되기 때문에, 상기 어드레스 신호와 용장 셀 어레이에로의 전환이 행해진 용장 어드레스와의 비교 동작은 반드시 복수 비트의 데이터가 전부 인출될 때까지 대기할 필요가 없다. 따라서, 본 발명에서는 용장 판정 동작을 모든 데이터가 인출되기 전부터 개시한다. 2비트의 데이터 프리페치의 경우에는 최초의 데이터가 인출되고 난 이후에 2비트째의 데이터가 인출되기 전에 용장 판정 동작이 개시된다. 따라서, 용장 판정 동작의 기간만큼 디코드 동작을 빠른 타이밍으로 개시할 수 있기 때문에 메모리 셀에로의 기입을 빠른 타이밍으로 행할 수 있게 된다.

Description

복수 비트의 데이터 프리페치 기능을 갖는 메모리 디바이스{MEMORY DEVICE WITH MULTIPLE-BIT DATA PRE-FETCH FUNCTION}
본 발명은 공급되는 1개의 어드레스에 대하여 복수의 데이터를 연속 인출(fetch)하여 내부의 메모리 셀에 동시에 기입을 행하는 데이터 프리페치 기능을 갖는 메모리 디바이스에 관한 것으로서, 기입 동작을 보다 고속화할 수 있는 메모리 디바이스에 관한 것이다.
SDRAM 등과 같은 클록 동기형 메모리 디바이스는 클록에 동기하여 데이터나 어드레스를 인출하고, 데이터를 출력하여 내부 동작을 행한다. 이 SDRAM의 동작을 고속화하기 위하여 DDR-SDRAM(Double Data Rate Synchronous DRAM)이 제안되어 있다. 즉, DDR-SDRAM은 클록의 상승 에지와 하강 에지의 양쪽 에지에 동기하여 상기 동작을 행한다.
한편, 메모리 디바이스에는 1개의 어드레스에 대하여 내부에서 복수의 데이터의 판독이나 기입을 행하는 복수 비트의 데이터 프리페치 기능이 제공된다. 따라서, 상기 DDR-SDRAM의 라이트 모드의 경우에는 클록의 상승 에지에 동기하여 라이트 커맨드 신호와 어드레스가 인출되고, 그 후 클록의 상승 에지와 하강 에지에 동기하여 복수의 기입 데이터가 인출된다. 그리고, 모든 데이터가 인출되고 나서 어드레스의 디코드 및 기입 회로의 동작이 개시된다.
도 16은 종래 메모리 디바이스의 칼럼계의 회로 구성을 도시하는 도면이며, 도 17은 종래 라이트 모드의 문제점을 도시하는 타이밍 차트도이다.
도 16에는 어드레스(A0~A13)를 인출하는 어드레스 버퍼(10), 그 어드레스를 지연하는 지연 회로(44), 용장 어드레스와의 비교를 행하는 용장 판정 회로(46) 및 용장 판정 신호와 어드레스(ø46)를 입력하여 디코드하는 디코더 회로(48, 50)를 갖는다. 또한, 데이터를 입력하는 입력 버퍼(24), 그 데이터를 각각 지연하는 지연 회로(25, 27), 그 지연된 데이터(Data1, Data2)를 증폭하여 데이터 버스(DB)에 공급하는 기입 앰프(52)가 설치된다.
도 16의 예에서 디코더 회로는 통상의 디코더 회로(48)와 용장용 디코더 회로(50)를 갖는다. 또한, 도 16의 예는 2비트의 데이터 프리페치 기능을 가지며, 도시되지 않은 메모리 셀 어레이는 어드레스의 홀수측과 짝수측으로 이루어진다. 따라서, 디코더 회로(48, 50)는 홀수측의 칼럼 선택 신호(CLO)와 짝수측의 칼럼 선택 신호(CLE)를 출력한다. 마찬가지로, 기입 앰프(52)는 홀수측의 데이터 버스(DBO)와 짝수측의 데이터 버스(DBE)에 각각의 데이터를 공급한다.
도 17의 라이트 모드에서의 타이밍 차트도에 도시된 바와 같이, 클록의 상승 에지 "t0"에서 라이트 커맨드(WR1)가 공급됨과 동시에 기입 지점의 어드레스(Add1)가 공급된다. 그리고, "데이터 레이턴시(latency)＝1"에 의해 규정되는 1클록 주기 후의 클록의 상승 에지 "t2"에 동기하여 제1 데이터(Data1)가 공급되고, 그것에 이어지는 클록의 하강 에지 "t3"에 동기하여 제2 데이터(Data2)가 공급된다. 2비트째 데이터가 인출되는 클록의 하강 에지 "t3"부터 용장 판정 동작(RDD)이 개시되고, 이어 디코더 동작(DEC)이 개시된다. 그리고, 디코더 동작(DEC)이 종료된 시점부터 다음 용장 판정 동작(RDD)의 종료시까지가 라이트 커맨드용 어드레스(Add1)가 확정하는 어드레스 확정 기간(TWAD)이 된다.
또한, 데이터(Data1, Data2)는 최후의 데이터(Data2)가 공급되는 클록의 하강 에지 "t3"부터 기입 앰프(52)에 의해 증폭된다. 따라서, 이 기입 앰프(52)의 동작이 종료된 시점부터 다음 사이클의 기입 앰프(52)의 동작 종료까지가 데이터 확정 기간(TWDA)이 되고, 그 기간 데이터 버스상에 데이터가 공급된 상태가 된다.
그 때문에, 도 17의 예에서는 데이터 확정 기간(TWDA)과 어드레스 확정 기간(TWADD)이 중복된 기간이 기입 가능 기간(TWEN)이 된다. 그 기간에 칼럼 선택 신호(CL)가 공급될 필요가 있고, 칼럼 선택 신호(CL)의 발생 타이밍을 제어하는 CL 활성화 신호(øCL)가 기입 가능 기간(TWEN)내에 생성된다. 상기 동작 타이밍을 취하기 위해 어드레스계에는 지연 회로(44)가 설치되고, 데이터계에는 지연 회로(25, 27)가 설치된다. 이들 지연 회로는 각각 클록에 동기하여 동작하는 플립플롭으로 구성된다. 즉, 클록의 상승 에지는 클록의 위상이 0°의 타이밍이고, 클록의 하강 에지는 클록의 위상이 180°의 타이밍이다.
이상과 같이, 2비트의 데이터 프리페치 기능을 갖는 경우 2비트의 데이터가 전부 인출되고 난 후가 아니면, 데이터계의 회로인 기입 앰프(52)의 동작을 행할 수 없다. 따라서, 기입 앰프의 동작 개시는 라이트 커맨드(WR1)의 공급으로부터 데이터 레이턴시(＝1)의 클록 주기 후의 2비트의 데이터 인출 이후의 클록 하강 에지 "t3"가 된다. 마찬가지로, 종래의 회로에서는 어드레스계의 회로도 데이터계와 마찬가지로 클록의 하강 에지 "t3"부터 그 동작을 개시한다. 따라서, 용장 판정 동작은 클록 "t3"의 타이밍부터 개시되고, 디코더 동작은 그 후에 행해진다. 그 결과, 기입 가능 기간(TWEN)은 클록 "t4" 이후가 되며 기입 완료까지 시간이 걸리게 된다.
이와 같은 기입 타이밍의 지연은 고속화를 위해 더블 레이트 클록 방식으로 하고, 또한 복수 비트의 데이터 프리페치 기능을 갖게 한 것과 정합하지 않는다. 따라서, 이 기입 타이밍의 지연을 방지해야 한다.
또한, 메모리 디바이스의 설계에 따라서는 용장 판정 회로의 동작 기간이나 디코더 동작이 길어지거나 하는 경우도 있다. 그 경우, 어드레스 확정 기간(TWADD)과 데이터 확정 기간(TWDA)의 중복되는 영역(TWEN)이 점점 좁아지는 경우도 있다. 이러한 경우에는 클록이 보다 고속화되는 경우, 각각의 회로의 동작 개시 타이밍을 최적화하지 않으면 기입 가능 기간(TWEN)을 확보할 수 없게 되는 것도 예상된다.
그래서, 본 발명의 목적은 기입을 종래예보다 빠르게 할 수 있는 클록 동기형 메모리 디바이스를 제공하는 데 있다.
또한, 본 발명의 목적은 고주파 클록에 대해서도 정상적으로 기입을 행할 수 있는 클록 동기형 메모리 디바이스를 제공하는 데 있다.
또한, 본 발명의 목적은 고주파 클록에 대해서도 기입을 빠르고, 또한 정상적으로 기입을 행할 수 있는 클록 동기형 메모리 디바이스를 제공하는 데 있다.
상기 목적을 달성하기 위해서, 본 발명은 복수 비트의 데이터 프리페치 기능을 갖는 메모리 디바이스에서, 최종 데이터의 인출이 행해지기 전의 타이밍으로 어드레스와 용장 어드레스와의 비교를 행하여 일치 또는 불일치의 판정을 행하는 용장 판정 회로의 동작을 개시하는 것을 특징으로 한다. 어드레스 신호는 라이트 커맨드의 공급과 동일한 타이밍으로 공급되기 때문에 그 어드레스 신호와 용장 셀 어레이에로의 전환이 행해진 메모리 셀의 용장 어드레스와의 비교 동작은 반드시 복수 비트의 데이터가 전부 인출될 때까지 대기할 필요는 없다. 따라서, 본 발명에서는 용장 판정 동작이 모든 데이터가 인출되기 전부터 개시된다. 2비트의 데이터 프리페치의 경우에는 최초의 데이터가 인출되고 난 이후이고, 2비트째의 데이터가 인출되기 전에 용장 판정 동작이 개시된다. 따라서, 용장 판정 동작의 기간만큼 디코드 동작을 빠른 타이밍으로 개시할 수 있기 때문에 메모리 셀에로의 기입을 빠른 타이밍으로 행할 수 있다.
상기 목적을 달성하기 위해서 본 발명은 1개의 어드레스에 대하여 복수의 데이터를 클록의 제1 및 제2 에지에 동기하여 인출하고, 상기 복수의 데이터를 메모리 셀에 기입 앰프를 통해 기입하는 데이터 프리페치 기능을 갖는 메모리 디바이스에 있어서, 상기 메모리 셀을 갖는 통상 셀 어레이 및 용장 셀 어레이와, 상기 어드레스와 용장 어드레스를 비교하여 일치 또는 불일치를 판정하는 용장 판정 회로와, 상기 어드레스를 디코드함과 동시에 상기 용장 판정 회로의 일치 또는 불일치에 응답하여 상기 통상 셀 어레이 또는 용장 셀 어레이내의 메모리 셀을 선택하는 디코더 회로를 가지며, 상기 용장 판정 회로는 상기 복수 데이터의 최후의 데이터가 인출되기 전 상기 용장 판정 동작을 개시하는 것을 특징으로 한다.
또한, 상기 목적을 달성하기 위해 본 발명은 1개의 어드레스에 대하여 제1 및 제2 데이터를 클록의 상승 에지 및 하강 에지에 각각 동기하여 인출하고, 상기 제1 및 제2 데이터를 기입 앰프를 통해 메모리 셀에 기입하는 데이터 프리페치 기능을 갖는 메모리 디바이스에 있어서, 상기 메모리 셀을 갖는 통상 메모리 셀 어레이 및 용장 셀 어레이와, 상기 어드레스와 용장 어드레스를 비교하여 일치 또는 불일치를 판정하는 용장 판정 회로와, 상기 어드레스를 디코드함과 동시에 상기 용장 판정 회로의 일치 또는 불일치에 응답하여 상기 통상 셀 어레이 또는 용장 셀 어레이내의 메모리 셀을 선택하는 디코더 회로를 가지며, 상기 용장 판정 회로는 상기 제2 데이터가 인출되기 전 상기 용장 판정 동작을 개시하는 것을 특징으로 한다.
이하, 본 발명의 실시예에 대해서 도면을 참조하여 설명한다. 그러나, 본 발명의 기술적 범위가 이 실시 형태에 제한되지는 않는다.
도 1은 2비트의 데이터 프리페치 기능을 갖는 클록 동기형 메모리 디바이스의 개략 구성도이다. 도 1에서 외부로부터 공급되는 클록(CLK)이 클록 버퍼(12)에 의해 인출되어 내부 클록(CLK)이 생성된다. 이 내부 클록(CLK)에 동기하여 어드레스(A0∼A13)가 어드레스 버퍼(10)에 의해 인출되고, 커맨드(/CS, /WE, /CAS, /RAS)가 커맨드 입력 버퍼(16)에 의해 인출된다. 또한, 입출력 단자(DO)에 접속된 데이터 입력 버퍼(24)와 데이터 출력 버퍼(26)도 내부 클록(CLK)에 동기하여 데이터를 인출 및 출력한다. 상기 클록(CLK)에 기초하여 제어 회로(14)가 각 회로에 타이밍 제어 신호(ø14)를 공급한다. 또한, 커맨드(/CS, /WE, /CAS, /RAS)는 커맨드 디코더(18)에 공급되고, 그 커맨드에 따라 내부 커맨드 신호[ACTV(액티브), RD(리드), WR(라이트), MRS(모드 레지스터 세트)]가 생성된다. 또한, 모드 레지스터(20)에는 메모리 디바이스의 전원 기동시 어드레스 단자에 공급된 데이터에 따라 각종 모드가 설정된다.
메모리 디바이스는 홀수 어드레스에 대응하는 부분(ODD)과 짝수 어드레스에 대응하는 부분(EVEN)으로 구성된다. 행 어드레스는 어드레스 버퍼(10)를 경유하여 홀수측의 행 디코더(142)와 짝수측의 행 디코더(242)에 공급된다. 각각의 메모리 셀 어레이(MCA)는 복수의 워드선(WL)과 복수의 비트선(BL, /BL)을 가지며, 이들의 교차 위치에 한 개의 트랜지스터와 한 개의 커패시터로 이루어지는 메모리 셀(MC)이 설치된다. 또한, 상기 메모리 셀 어레이(MCA)에 인접하여 용장 셀 어레이(RMCA)가 설치되며, 각각의 메모리 셀 어레이에 대하여 센스 앰프(SA, RSA)가 설치된다.
도 1의 메모리 디바이스는 칼럼 어드레스에 대해 어드레스 공급 회로(22)에 의해 홀수측과 짝수측에 대응한 칼럼 어드레스가 생성되고, 각각의 칼럼 어드레스계의 회로에 공급된다. 홀수측에는 지연 회로(144), 용장 판정 회로(146), 칼럼 디코더 및 용장 칼럼 디코더(148, 150)가 설치된다. 또한, 마찬가지로 짝수측에도 지연 회로(244), 용장 판정 회로(246), 칼럼 디코더 및 용장 칼럼 디코더(248, 250)가 설치된다.
또한, 데이터계의 회로는 공통의 데이터 입력 버퍼(24) 및 데이터 출력 버퍼(26)가 각각 홀수측 기입 앰프(152)와 짝수측 기입 앰프(252) 및 홀수측 판독 앰프(154)와 짝수측 판독 앰프(254)에 접속된다. 이들 앰프는 각각 홀수측의 데이터 버스(DBO)와 짝수측의 데이터 버스(DBE)와 접속되고, 메모리 셀로의 기입과 판독의 증폭 동작을 행한다.
상기 구성에 의해, 주어진 1개의 칼럼 어드레스에 대하여 내부에서 2개의 칼럼 어드레스가 홀수측과 짝수측에 부여된다. 그 결과, 판독에서는 2개의 데이터가 동시에 판독되고, 공통의 데이터 출력 버퍼(26)로부터 2개의 데이터가 연속해서 출력된다. 또한, 기입에서는 2개의 데이터가 공통의 데이터 입력 버퍼(24)로부터 인출되어 홀수측과 짝수측의 메모리 셀 어레이에 동시에 기입된다. 그 기입 타이밍은 칼럼 선택 신호(CL)의 공급을 제어하는 CL 활성화 신호(øCL)에 의해 제어된다.
도 2는 도 1의 메모리 디바이스의 기입 동작을 개략적으로 도시하는 타이밍 차트도이다. 도 2에는 라이트 커맨드(WR)가 공급된 후의 동작이 도시된다. 통상의 메모리 디바이스에서는 로우계의 동작을 제어하는 액티브 커맨드(ACTV)가 로우 어드레스와 동시에 공급되고, 워드선의 구동과 센스 앰프의 구동까지 행해진다. 그 후, 칼럼계의 동작을 제어하는 커맨드로서 리드 커맨드(RD)나 라이트 커맨드(WR)가 칼럼 어드레스와 동시에 공급되어, 칼럼계 회로의 동작이 행해진다. 따라서, 도 2의 타이밍 차트에는 액티브 커맨드가 공급되어 로우계의 동작이 종료된 후, 라이트 커맨드(WR)가 공급되어 이후의 동작이 도시된다.
도 2에 도시된 바와 같이, 클록(CLK)의 상승 에지 "t0"에 동기하여 라이트 커맨드(WR)가 공급되는 동시에 칼럼 어드레스가 공급된다. 커맨드 신호(/RAS, /CAS, /WE)가 각각 H, L, L 레벨의 조합일 때가 라이트 커맨드(WR)를 의미한다. 따라서, 도 1에 도시된 커맨드 디코더(18)가 이들 커맨드 신호의 조합을 디코드하여 라이트 커맨드를 검출한다.
도 2의 예에서는 라이트 커맨드(WR)가 공급되고 나서 클록(CLK)의 1주기 후부터 기입용 데이터가 공급되도록 설정되어 있다. 즉, 도 2의 예는 "데이터 레이턴시＝1"로 설정되어 있는 예이다. 따라서, 상승 에지 "t0"으로부터 1주기 후의 상승 에지 "t2"에 동기하여 최초의 데이터(Data1)가 인출된다. 또한, 더블 데이터 레이트(DDR)이기 때문에 다음 클록(CLK)의 하강 에지 "t3"에 동기하여 2번째 데이터(Data2)가 인출된다. 이미 기술한 바와 같이, 종래의 메모리 디바이스에서는 모든 데이터가 인출되는 클록(CLK)의 하강 에지 "t3" 이후에 칼럼계의 회로 동작과 데이터계의 회로 동작이 동시에 개시된다.
[제1 실시예]
도 3은 본 발명의 제1 실시예의 메모리 디바이스의 구성도이다. 종래예의 도 16과 대비함으로써 제1 실시예의 구성이 명백해진다. 도 3에서 홀수측과 짝수측의 구별은 생략되어 있지만, 칼럼 어드레스는 어드레스 버퍼(10)에 의해 인출되어 지연 회로(44)에 공급된다. 상기 지연 회로(44)는 도시된 바와 같이, 클록(CLK)의 상승 에지(0°)에 동기하는 클록(CK)에 의해 제어되는 플립플롭과 하강 에지(180°)에 동기하는 클록(CKB)에 의해 제어되는 플립플롭으로 구성된다. 종래예에서는 이들 4 단의 플립플롭으로 이루어지는 지연 회로(44)를 이용하여 칼럼 어드레스를 1 클록 주기분 지연시켜 용장 판정 회로(146, 246)에 공급한다(도 16 참조). 그래서, 제1 실시예에서는 상승 에지(0°)에 동기하는 클록에서 동작하는 3단째 플립플롭의 출력 타이밍(ø440)에 응답하여 용장 판정 회로(146, 246)가 동작한다. 또한, 디코더 회로는 4단째 플립플롭으로부터의 출력(ø44)의 타이밍으로 디코드 동작을 개시한다.
또한, 데이터는 데이터 입력 버퍼(24)로 인출되어 지연 회로(25, 27)에 각각 공급된다. 상기 지연 회로(25)는 상승 에지(0°)에 동기하는 클록(CK)에 의해 제어되는 플립플롭과 하강 에지(180°)에 동기하는 클록(CKB)에 의해 제어되는 플립플롭으로 구성되며, 인출된 데이터(Data1)를 클록(CLK)의 1/2 클록만큼 지연하여 기입 앰프(152)에 공급한다. 또한, 2번째로 인출된 데이터(Data2)는 클록(CLK)의 하강 에지(180°)에 동기하는 클록(CKB)에 의해 제어되고, 상기 데이터(Data1)와 동시에 기입 앰프(152)에 공급된다.
도 4는 제1 실시예의 동작을 도시하는 타이밍 차트도이다. 종래예의 도 17과 대비함으로써 제1 실시예의 동작이 명백해진다. 도 4에서 클록의 상승 에지"t0(0°)"에 동기하여 라이트 커맨드(WR1)과 어드레스(Add1)가 인출된다. 클록(CLK)의 1주기 후의 상승 에지 "t2"에 동기하여 데이터(Data1)가 인출되고, 그것에 이어지는 클록의 하강 에지 "t3"에 동기하여 데이터(Data2)가 인출된다.
제1 실시예에서는 용장 판정 회로(146, 246)는 최후의 데이터(Data2)가 인출되는 클록의 하강 에지 "t3" 전부터 용장 판정 동작(RDD)을 개시한다. 보다 구체적으로, 상기 용장 판정 회로(146, 246)는 최초의 데이터(Data1)가 인출되는 클록의 상승 에지 "t2"부터 용장 판정 동작(RDD)을 행한다. 따라서, 2번째 데이터(Data2)가 인출되는 하강 에지 "t3"의 시점에서 이미 용장 판정 동작(RDD)이 종료되고, 하강 에지 "t3"에 동기하여 디코더 회로(148, 248)가 디코드 동작(DEC)을 개시할 수 있다.
상기 디코더 동작(DEC)이 종료되고 나서 다음 사이클의 용장 판정 동작(RDD)이 종료될 때까지의 기간이 어드레스 확정 기간(TWADD)이다. 제1 실시예에서는 용장 판정 동작(RDD)을 종래예보다 빨리 시작했기 때문에 디코드 동작(DEC)도 종래예보다 빨리 시작할 수 있다. 따라서, 이 어드레스 확정 기간(TWADD)이 종래예(도 17 참조)에 비해 보다 빠른 시간대(도면 중 좌측)로 이동되어 있다.
한편, 상기 기입 앰프(152, 252)가 데이터에 기초하여 증폭 동작하고, 데이터 버스(DB)의 레벨을 확정하고 있는 데이터 확정 기간(TWDA)은 종래와 같이, 기입 앰프의 구동 동작(WA)이 종료되고 나서 다음 사이클의 기입 앰프의 구동 동작(WA)이 종료될 때까지의 기간이다. 따라서, 도 4에 도시된 바와 같이, 어드레스 확정 기간(TWDAA)과 데이터 확정 기간(TWDA)이 중복되는 기입 가능 기간(TWEN)이 빠른 기간에 이동되어 그 만큼 칼럼 선택 신호(CL)를 빠르게 할 수 있다.
상기한 바와 같이, 라이트 모드에서는 라이트 커맨드(WR)와 동시에 어드레스가 인출되고, 그 후 데이터 레이턴시에 대응하는 클록 주기후에 복수의 데이터가 인출된다. 따라서, 제1 실시예에서는 도 4에 도시된 바와 같이, 최후의 데이터가 인출되기 전에 용장 판정 동작(RDD)을 행하여 디코드 동작(DEC)의 종료와 기입 앰프의 구동 동작(WA)의 종료를 정합시킨다. 그 결과, 기입 앰프에 의해 데이터가 확정된 직후에 칼럼 선택 신호(CL)를 상승시켜 메모리 셀로의 기입을 행할 수 있다. 도 4 중에 좌측 방향의 화살표로 도시된 바와 같다.
도 5는 CL 활성화 신호 발생 회로(60)를 도시하는 도면이다. 상기 CL 활성화 신호 발생 회로에는 리드 모드시의 제어 신호(readz)와 라이트 모드시의 제어 신호(Writez)가 공급된다. 통상, 리드 모드시에는 리드 커맨드(RD)가 인출되는 클록의 상승 에지(0°)의 타이밍부터 소정의 지연 시간 후에 칼럼 선택 신호(CL)를 상승시키는 타이밍 신호인 CL 활성화 신호(øCL)가 생성된다. 따라서, 위상이 "O°"인 클록의 상승 에지에 동기한 클록(CK)이 인버터(601)에 의해 반전되어 제어 신호(Readz)와 함께 NAND 게이트(602)에 공급된다. 따라서, 상기 제어 신호(Readz)가 H레벨인 동안 클록(CK)의 타이밍에 응답하여 CL 활성화 신호(øCL)가 생성된다.
한편, 라이트 모드시에는 도 4에 도시된 바와 같이, 클록의 하강 에지 "t3"에 동기하여 동작을 개시하는 기입 앰프(WA)의 동작 종료에 맞춰 칼럼 선택 신호 (CL)가 생성되도록 해야 한다. 따라서, 위상이 "180°"인 클록의 상승 에지에 동기한 클록(CKB)이 인버터(603)에 의해 반전되어 제어 신호(Writez)와 함께 NAND 게이트(606)에 공급된다. 따라서, 상기 제어 신호(Writez)가 H레벨인 동안에 클록(CKB)의 타이밍에 응답하여 CL 활성화 신호(øCL)가 생성된다.
상기 제어 신호(Readz, Writez)는 도 1의 커맨드 디코더의 출력 신호에 기초하여 도시되지 않은 회로에 의해 생성된다.
[제2 실시예]
도 6은 상기한 제1 실시예의 개량점을 설명하는 타이밍 차트도이다. 메모리 디바이스의 설계에 따라 용장 판정 회로의 동작 기간과 디코더 회로의 디코드 기간과의 비율이 다양하게 변경된다. 도 4에 도시된 제1 실시예에서, 도시된 바와 같이, 용장 판정 동작(RDD)과 디코드 동작(DEC)은 거의 동등한 동작 기간이 되도록 회로가 설계되어 있다. 따라서, 상기 용장 판정 동작(RDD)을 클록의 상승 에지 "t2"부터 개시하고, 상기 디코더 동작(DEC)을 클록의 하강 에지 "t3"부터 개시함으로써 정상적이고 빠르게 기입을 행할 수 있었다.
그러나, 상기 용장 판정 동작(RDD)에 비해 디코드 동작(DEC)의 동작 기간이 극단적으로 길어지는 경우를 생각하면, 도 6에 도시된 바와 같이 어드레스 확정 기간(TWADD)가 없어지게 된다. 즉, 클록의 상승 에지 "t2"에 동기하여 용장 판정 동작(RDD)이 개시되지만, 상기 용장 판정 동작(RDD)은 단시간에 종료된다. 그 후, 클록의 하강 에지 "t3"에 동기하여 디코드 동작(DEC)이 개시된다. 그러나, 상기 디코드 동작(DEC)은 용장 판정 동작(RDD)에 비해 장시간을 요한다. 그 결과, 상기 디코드 동작(DEC)을 클록의 상승 에지 "t4"까지 종료할 수 없다. 도 6에 도시된 예에서는 디코드 동작(DEC)의 종료와 다음 어드레스(Add2)에 대한 용장 판정 동작(RDD)의 종료가 거의 동시에 이루어지고 있다. 따라서, 상기 디코드 동작(DEC)의 종료부터 다음 용장 판정 동작(RDD)의 종료 직전까지의 어드레스 확정 기간(TWADD)이 도 6의 예에서는 거의 제로로 되어 있다.
이상과 같이, 제1 실시예에서는 기입을 빠르게 하기 위해서 용장 판정 동작(RDD)을 클록의 상승 에지 "t2"에 동기하여 개시하였다. 그 결과, 상기 디코드 동작(DEC)이 길어지면 다음의 빨라진 용장 판정 동작(RDD)의 기간과 정합하지 않게 되어 어드레스 확정 기간(TWADD)을 확보하는 것이 불가능하게 된다.
그래서, 제2 실시예에서는 이러한 회로 설계에 대응하기 위해서 디코드 동작(DEC)을 용장 판정 동작(RDD)의 종료에 이어서 행하도록 한다. 즉, 클록의 상승 에지 "t2"에 동기하여 용장 판정 동작(RDD)을 개시하고, 그것에 이어서 디코드 동작(DEC)을 행한다. 그 결과, 도 6에서 설명한 어드레스 확정 기간(TWADD)이 없어지는 문제점을 없앨 수 있다.
도 7은 제2 실시예의 메모리 디바이스의 구성도이고, 도 8은 그 동작의 타이밍 차트도이다. 도 7에는 제1 실시예의 도 3과 동일한 참조 번호를 붙였다. 도 3과의 비교로 밝혀진 바와 같이, 도 7의 제2 실시예에서는 어드레스 버퍼(10)로 인출된 어드레스가 지연 회로(44)에 공급된다. 그리고, 그 어드레스를 위상이 "0°"인 상승 에지 "t2"에 동기하여 인출하는 최종단의 플립플롭의 출력(ø440)으로부터 용장 판정 회로(146, 246)에 공급한다. 또한, 상기 용장 판정 회로(146, 246)의 출력(ø46)인 일치 또는 불일치 검출 신호에 응답하여 디코더 회로(148, 248) 등이 동작을 개시한다. 데이터측의 동작은 제1 실시예와 동일하다.
도 8의 동작 타이밍 차트도에 도시된 바와 같이, 클록의 상승 에지 "t0"에 동기하여 라이트 커맨드(WR)와 함께 인출된 어드레스(Add1)는 2번째 데이터(Data2)가 인출되기 전의 클록의 상승 에지 "t2"에 동기하여 용장 판정 회로(146, 246)에 공급된다. 따라서, 상기 용장 판정 동작(RDD)은 상승 에지 "t2"에 동기하여 개시된다. 상기 용장 판정 동작 기간(RDD)은 비교적 짧고, 그 동작에 이어서 디코더 회로(148, 248)나 용장 디코더 회로(150, 250)의 디코드 동작(DEC)이 행해지며, 상기 디코더 동작(DEC)은 비교적 길다. 그러나, 상기 용장 판정 동작(RDD)과 디코드 동작(DEC)을 계속해서 행함으로써 디코드 동작(DEC)의 종료부터 다음 사이클의 용장 판정 동작(RDD)의 종료전까지의 어드레스 확정 기간(TWADD)을 도 8에 도시한 바와 같이 확보할 수 있다.
한편, 데이터측의 동작은 제1 실시예와 마찬가지로 최후의 데이터가 인출되는 클록의 하강 에지 "t3"에 동기하여 행해진다. 따라서, 데이터 확정 기간(TWDA)과 어드레스 확정 기간(TWADD)이 중복되는 기입 가능 기간(TWEN)을 확보할 수 있다. 그리고, 제1 실시예와 마찬가지로 용장 판정 동작(RDD)을 최후의 데이터가 인출되기 전부터 개시하고 있기 때문에 어드레스와 데이터가 확정되고 나서의 칼럼 선택 신호(CL)를 공급하는 타이밍을 빠르게 할 수 있다.
[제3 실시예]
도 9는 제2 실시예의 개량점을 설명하는 타이밍 차트도이다. 보다 고속의 클록, 즉 고주파수의 클록이 사용된 경우 제2 실시예의 클록의 상승 에지 "t2"로부터 용장 판정 동작(RDD)과 디코드 동작(DEC)을 계속해서 행하는 방법에서는 기입 가능 시간(TWEN)을 확보할 수 없는 경우가 있다. 그 이유는 다음과 같다. 제2 실시예에서는 2번째 데이터가 인출되기 전의 클록의 상승 에지 "t2"에 동기하여 용장 판정 동작(RDD)과 디코드 동작(DEC)이 연속해서 행해진다. 한편, 기입 앰프의 동작(WA)은 2번째 데이터가 인출되는 클록의 하강 에지 "t3"에 동기하여 행해진다. 그 경우, 클록의 주파수가 보다 높아지면 클록의 주기가 짧아지고, 어드레스 확정 기간(TWADD)과 데이터 확정 기간(TWDA)의 중복 시간이 없어지게 된다. 즉, 클록 주기가 짧아지면 기입 앰프의 동작(WA)이 종료되기 전에 다음 사이클의 어드레스에 대한 용장 판정 동작(RDD)이 종료되어 버린다. 그 결과, 기입 가능 기간(TWEN)을 확보할 수 없다.
상기 문제는 클록의 하강 에지 "t3"부터 기입 앰프의 동작이 완료될 때까지의 기간이 길어지는 회로 설계를 갖는 메모리 디바이스에서 현저해진다. 이와 같은 설계는 예컨대, 고속 판독을 우선하여 회로를 구성한 결과, 기입계의 회로 구성이 최적화되지 않고 기입 앰프의 동작이 종료될 때까지의 기간이 길어지는 경우이다.
제1 및 제2 실시예에서는 용장 판정 동작을 최후의 데이터의 인출 전의 타이밍으로 시작함으로써 기입을 고속화하고 있다. 그러나, 기입계의 회로가 느린 메모리 디바이스에서 클록의 고속화에 따라 클록 주기가 짧아지면, 기입 가능 기간(TWEN)을 확보하기 위해 디코드 동작(DEC)의 종료와 기입 앰프의 동작(WA)의 종료를 동일한 타이밍에 맞추도록 하는 것이 필요하게 된다.
도 10은 제3 실시예의 동작 타이밍 차트도이다. 제3 실시예의 특징은 용장 판정 동작(RDD)과 디코드 동작(DEC)이 연속해서 행해지지만, 상기 용장 판정 동작(RDD)의 개시가 클록의 상승 에지 "t2"부터 소정 시간(ΔT) 후인 것에 있다. 보다 바람직하게, 상기 소정 시간(ΔT)은 사용되는 클록의 최고 주파수일 때 디코드 동작(DEC)과 기입 앰프 동작(WA)이 거의 동시에 종료되도록 설정된다. 또는, 상기 소정 시간(ΔT)은 사용되는 클록의 주파수일 때 디코드 동작(DEC)과 기입 앰프 동작(WA)이 거의 동시에 종료되도록 설정된다.
상기 용장 판정 동작(RDD)의 개시 타이밍을 소정 시간(ΔT)만큼 지연시킴으로써 기입 앰프의 동작(WA)이 종료되는 타이밍에서 다음 사이클의 용장 판정 동작(RDD)이 종료되지 않고, 어드레스 확정 기간(TWADD)과 데이터 확정 기간(TWDA)이 중복되는 기간을 확보할 수 있다. 또한, 상기 디코드 동작(DEC)의 종료 타이밍을 적어도 기입 앰프 동작(WA)의 종료와 맞춤으로써 칼럼 선택 신호(CL)를 상승시키는 기입 타이밍을 종래예보다 빠르게 할 수 있다.
도 11은 제3 실시예의 메모리 디바이스의 개략 구성도이다. 대응하는 부분에는 도 3 및 도 7과 동일한 번호가 붙여진다. 도 11에서 밝혀진 바와 같이, 용장 판정 동작을 클록의 상승 에지(0°)로부터 소정 시간(ΔT)만큼 지연시키기 위해 지연 회로(44)와 용장 판정 회로(146, 246)와의 사이에 지연 회로(62)가 설치된다. 따라서, 상기 지연 회로(44)의 최종단의 플립플롭이 클록의 상승 에지 "t2"에 동기하여 출력(ø44)을 내지만, 또한 소정 시간(ΔT) 후에 지연 회로(62)의 출력(ø62)이 어드레스로서 용장 판정 회로(146, 246)에 공급된다.
도 12는 제3 실시예의 메모리 디바이스의 다른 구성도이다. 어드레스 신호는 복수 비트에 미치기 때문에 그 모든 어드레스 신호에 대하여 지연 회로(62)를 설치하는 것은 회로 규모의 증대로 이어진다. 따라서, 도 12의 예에서는 클록의 상승 에지(0°)에 동기하는 클록(CK)을 지연 회로(64)를 경유하여 소정 시간(ΔT)만큼 지연시키고, 그 지연된 제어 클록(ø64)에 의해 상기 지연 회로(44)의 최종단의 플립플롭을 제어한다. 따라서, 상기 지연 회로(64)는 복수의 어드레스에 대하여 공통으로 형성하는 것만으로 좋고 회로 규모는 증대되지 않는다.
도 13은 제3 실시예의 CL 활성화 신호 발생 회로의 회로도이다. 대응하는 부분에는 도 5와 동일한 참조 번호를 붙였다. 도 5에서 설명한 바와 같이, 리드 모드와 라이트 모드에서는 CL 활성화 신호(øCL)를 생성하는 타이밍이 다르다. 그리고, 제3 실시예에서는 클록의 상승 에지 "t2"로부터 소정 시간(ΔT) 지연시켜 용장 판정 동작(RDD)과 디코드 동작(DEC)을 행하였다. 따라서, 상기 CL 활성화 신호 발생 회로(60)내에서도 그것과 마찬가지로 클록의 하강 에지(180°)에 동기한 클록(CKB)을 지연 회로(66)에 의해 ΔT만큼 지연시켜 인버터(603)에 공급한다. 따라서, 기입 타이밍을 결정하는 칼럼 선택 신호(CL)는 라이트 커맨드(WR)의 인출으로부터 1클록 주기 반 지연의 하강 에지 "t3(180°)"부터의 타이밍이며, 상기 소정 시간(ΔT)을 고려한 타이밍으로 생성된다.
도 14는 제3 실시예의 개량예에 따른 CL 활성화 신호 발생 회로의 회로도이다. 이 개량예에서는 공급되는 클록의 주파수에 따라 상기 소정 시간(ΔT)만큼 용장 판정 동작(RDD)을 지연시킬지 여부 또는 어느 정도 지연시킬지를 변경 설정한다. 즉, 제3 실시예에서 설명한 바와 같이, 고주파수의 클록이 되면 상기 소정 시간(ΔT)만큼 용장 판정 동작(RDD)을 지연시킬 필요가 있다. 한편, 클록의 주파수가 낮은 경우에는 이러한 소정 시간(ΔT)의 지연은 불필요해진다. 따라서, 이 개량예에서는 클록에 주파수가 높을 때에는 소정 시간(ΔT)을 길게 하고, 클록 주파수가 낮을 때에는 소정 시간(ΔT)을 짧게 하거나 또는 제로로 한다.
공급되는 클록의 주파수는 모드 레지스터에 세트되는 설정치로부터 판정할 수 있다. 도 15는 SDRAM에서 모드 레지스터 세트를 설명하는 도면이다. 전원 기동시에 커맨드 신호의 조합에 의해 커맨드 디코더가 모드 레지스터 세트 커맨드를 검출한다. 그 때, 어드레스 단자(A0∼A11)에는 도 15와 같은 수치가 설정된다. 그 설정치의 하나로 CAS 레이턴시가 있다. 즉, 상기 CAS 레이턴시는 리드 커맨드의 인출으로부터 판독 데이터가 출력될 때까지 필요로 하는 클록수이다. 고속 클록일 때에는 내부의 회로 동작에 비해 클록의 주기가 짧기 때문에 CAS 레이턴시는 커진다. 따라서, 이 메모리 컨트롤러측으로부터 부여되는 CAS 레이턴시를 바탕으로 공급되는 클록의 주파수의 고저를 판정할 수 있다.
도 14의 회로예에서 CAS 레이턴시가 2일 때에는 제어 신호(CL2z)가 H레벨이 되고, 저속 클록에 대응한 지연 시간(ΔT)이 지연 회로(66)에서 생성된다. 또한, CAS 레이턴시가 3일 때에는 제어 신호(CL3z)가 H레벨이 되고, 고속 클록에 대응한 것보다 긴 지연 시간(ΔT)이 지연 회로(66)의 2단 인버터(608, 609)에 의해 생성된다. 상기 제어 신호(CL2z, CL3z)는 도 1에 도시된 바와 같이, 상기 설정치가 기억되는 모드 레지스터(20)에서 생성된다.
상기와 같이, 공급 클록의 주파수에 따라 지연 시간(ΔT)을 변경 설정하는 경우에는 도 11의 지연 회로(62) 및 도 12의 지연 회로(63)에서의 지연 시간(ΔT)도 마찬가지로 변경 설정하는 것이 바람직하다.
이상 설명한 바와 같이, 본 발명에 따르면 복수 비트의 데이터 프리페치 기능을 갖는 메모리 디바이스에 있어서, 복수의 데이터가 인출되는 것에 따른 기입의 지연을 적게 할 수 있다. 특히, 더블 데이터 레이트로 데이터가 공급되는 경우, 기입을 빠르게 할 수 있기 때문에 고속 메모리 디바이스에 적합하다. 또한, 고주파의 클록에 대해서도 최적의 기입 가능 기간을 가질 수 있다. 또한, 각종 회로 설계에 대해서도 고속 기입을 실현하면서 최적의 기입 가능 기간을 확보할 수 있다.
도 1은 2비트의 데이터 프리페치 기능을 갖는 클록 동기형 메모리 디바이스의 개략 구성도.
도 2는 도 1의 메모리 디바이스의 기입 동작의 개략을 도시하는 타이밍 차트도.
도 3은 본 발명의 제1 실시예의 메모리 디바이스의 구성도.
도 4는 제1 실시예의 동작을 도시하는 타이밍 차트도.
도 5는 CL 활성화 신호 발생 회로(60)를 도시하는 도면.
도 6은 제1 실시예의 개량점을 설명하는 타이밍 차트도.
도 7은 제2 실시예의 메모리 디바이스의 구성도.
도 8은 제2 실시예의 동작을 도시하는 타이밍 차트도.
도 9는 제2 실시예의 개량점을 설명하는 타이밍 차트도.
도 10은 제3 실시예의 동작 타이밍 차트도.
도 11은 제3 실시예의 메모리 디바이스의 구성도.
도 12는 제3 실시예의 메모리 디바이스의 다른 구성도.
도 13은 제3 실시예의 CL 활성화 신호 발생 회로의 회로도.
도 14는 제3 실시예의 개량예에 의한 CL 활성화 신호 발생 회로의 회로도.
도 15는 SDRAM에서의 모드 레지스터 세트를 설명하는 도면.
도 16은 종래의 메모리 디바이스의 칼럼계의 회로 구성을 도시한 도면.
도 17은 종래의 라이트 모드의 문제점을 도시하는 타이밍 차트도.
〈도면의 주요부분에 대한 부호의 설명〉
152, 252, WA : 기입 앰프
146, 246, RDD : 용장 판정 회로
148, 248 : 칼럼 디코더
150, 250 : 용장용 칼럼 디코더
CLK : 클록
MCA : 통상 메모리 셀 어레이
RMCA : 용장 메모리 셀 어레이

Claims (14)

1개의 어드레스에 대해서, 복수의 데이터를 클록 신호의 제1 에지 및 제2 에지에 동기하여 인출(fetch)하고, 상기 복수의 데이터를 기입 앰프(write amp)를 통해 메모리 셀에 기입하는 메모리 디바이스에 있어서,
상기 메모리 셀을 양쪽 모두가 갖는 통상 메모리 셀 어레이 및 용장 셀 어레이와;
상기 어드레스와 용장 어드레스를 비교하여 그들의 일치 또는 불일치를 판정하는 용장 판정 회로와;
상기 어드레스를 디코드하며, 상기 용장 판정 회로에 의해 판정된 일치 또는 불일치에 응답하여 상기 통상 셀 어레이 또는 용장 셀 어레이내의 상기 메모리 셀을 선택하는 디코더 회로를 포함하며,
상기 용장 판정 회로는, 상기 복수의 데이터 중 최후의 데이터가 인출되기 전에 상기 용장 판정 동작을 개시하는 것인 메모리 디바이스.
제1항에 있어서, 상기 용장 판정 회로는, 상기 기입 앰프가 동작을 개시하는 상기 제2 에지 전의 상기 제1 에지에 응답하여 상기 용장 판정 동작을 행하고, 상기 디코더 회로는 상기 제2 에지에 응답하여 상기 디코드 동작을 행하는 것인 메모리 디바이스.
제1항에 있어서, 상기 용장 판정 회로는, 상기 기입 앰프가 동작을 개시하는 상기 제2 에지 전의 상기 제1 에지에 응답하여 상기 용장 판정 동작을 행하고, 상기 디코더 회로는 상기 용장 판정 회로의 상기 용장 판정 동작에 이어서 상기 디코드 동작을 행하는 것인 메모리 디바이스.
제1항에 있어서, 상기 디코더 회로는, 상기 기입 앰프가 상기 제2 에지에 응답하여 동작을 개시하기 전에 상기 디코드 동작을 행하는 것인 메모리 디바이스.
제1항에 있어서, 상기 디코더 회로는 상기 용장 판정 회로의 상기 용장 판정 동작에 이어서 상기 디코드 동작을 행하는 것인 메모리 디바이스.
제1항에 있어서, 상기 용장 판정 회로는, 상기 기입 앰프가 동작을 개시하는 상기 제2 에지 전의 상기 제1 에지로부터 소정 지연 시간 후에 상기 용장 판정 동작을 행하고, 상기 디코더 회로는 상기 용장 판정 동작에 이어서 상기 디코드 동작을 행하며,
상기 복수의 데이터는 기입 동작을 지령하는 라이트(write) 커맨드의 입력 후, 데이터 레이턴시 후의 상기 제1 에지에 응답하여 연속하여 인출되고, 상기 복수의 데이터 중 최후의 데이터는 상기 제2 에지에 응답하여 인출되며, 상기 메모리 셀의 선택은 상기 제2 에지의 타이밍으로부터 제1 소정 시간 후에 활성화되고,
상기 메모리 셀의 선택은 판독 동작을 지령하는 리드(read) 커맨드가 입력되는 상기 클록 신호의 상기 제1 에지의 타이밍으로부터 제2 소정 시간 후에 활성화되며,
상기 제1 소정 시간은 상기 소정 지연 시간에 따른 길이인 것인 메모리 디바이스.
1개의 어드레스에 대해서, 제1 데이터 및 제2 데이터를 클록 신호의 상승 에지 및 하강 에지에 각각 동기하여 인출하고, 상기 제1 데이터 및 상기 제2 데이터를 기입 앰프를 통해 메모리 셀에 기입하는 메모리 디바이스에 있어서,
상기 메모리 셀을 양쪽 모두가 갖는 통상 메모리 셀 어레이 및 용장 셀 어레이와;
상기 어드레스와 용장 어드레스를 비교하여 그들의 일치 또는 불일치를 판정하는 용장 판정 회로와;
상기 어드레스를 디코드하며, 상기 용장 판정 회로에 의해 판정된 일치 또는 불일치에 응답하여 상기 통상 셀 어레이 또는 용장 셀 어레이내의 상기 메모리 셀을 선택하는 디코더 회로를 포함하며,
상기 용장 판정 회로는, 상기 제2 데이터가 인출되기 전에 용장 판정 동작을 개시하는 것인 메모리 디바이스.
제7항에 있어서, 상기 용장 판정 회로는, 상기 제1 데이터가 인출되는 상기 상승 에지에 응답하여 상기 용장 판정 동작을 행하고, 상기 디코더 회로는 상기 하강 에지에 응답하여 상기 디코드 동작을 행하는 것인 메모리 디바이스.
제7항에 있어서, 상기 용장 판정 회로는, 상기 제1 데이터가 인출되는 상기 상승 에지에 응답하여 상기 용장 판정 동작을 행하고, 상기 디코더 회로는 상기 용장 판정 회로의 상기 용장 판정 동작에 이어서 상기 디코드 동작을 행하는 것인 메모리 디바이스.
제7항에 있어서, 상기 용장 판정 회로는, 상기 제1 데이터가 인출되는 상기 상승 에지로부터 소정 지연 시간 후에 상기 용장 판정 동작을 행하고, 상기 디코더 회로는 상기 용장 판정 회로의 상기 용장 판정 동작에 이어서 상기 디코드 동작을 행하는 것인 메모리 디바이스.
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000310672A (ja) * 1999-04-28 2000-11-07 Fujitsu Ltd 半導体装置
US7089360B1 (en) 2000-03-22 2006-08-08 Intel Corporation Shared cache wordline decoder for redundant and regular addresses
JP4011833B2 (ja) * 2000-06-30 2007-11-21 株式会社東芝 半導体メモリ
US6707752B2 (en) * 2001-06-22 2004-03-16 Intel Corporation Tag design for cache access with redundant-form address
JP2003044349A (ja) * 2001-07-30 2003-02-14 Elpida Memory Inc レジスタ及び信号生成方法
US6838712B2 (en) * 2001-11-26 2005-01-04 Micron Technology, Inc. Per-bit set-up and hold time adjustment for double-data rate synchronous DRAM
KR20030047027A (ko) * 2001-12-07 2003-06-18 주식회사 하이닉스반도체 메모리 장치
US6801471B2 (en) * 2002-02-19 2004-10-05 Infineon Technologies Ag Fuse concept and method of operation
KR100459726B1 (ko) * 2002-10-05 2004-12-03 삼성전자주식회사 멀티-비트 프리페치 반도체 장치의 데이터 반전 회로 및데이터 반전 방법
JP3984209B2 (ja) * 2003-07-31 2007-10-03 株式会社東芝 半導体記憶装置
KR100605603B1 (ko) * 2004-03-30 2006-07-31 주식회사 하이닉스반도체 데이터라인의 스큐를 줄인 반도체 메모리 소자
JP4652409B2 (ja) * 2005-08-25 2011-03-16 スパンション エルエルシー 記憶装置、および記憶装置の制御方法
KR100827657B1 (ko) 2006-09-05 2008-05-07 삼성전자주식회사 반도체 메모리 장치.
JP2009181638A (ja) * 2008-01-30 2009-08-13 Elpida Memory Inc 半導体記憶装置
CN104992724B (zh) * 2015-07-10 2019-05-17 北京兆易创新科技股份有限公司 资料存储型闪存中写操作控制方法与装置
CN108288489B (zh) * 2018-04-24 2023-07-25 长鑫存储技术有限公司 半导体存储器循环冗余校验装置及半导体存储器

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5544106A (en) * 1994-02-15 1996-08-06 Nec Corporation Semiconductor memory device with redundant decoder available for test sequence on redundant memory cells
US5699306A (en) * 1995-01-28 1997-12-16 Samsung Electronics Co., Ltd. Row redundancy for nonvolatile semiconductor memories
US5808944A (en) * 1996-02-08 1998-09-15 Hitachi, Ltd. Semiconductor memory device having a defect relief arrangement
JPH1116346A (ja) * 1997-06-24 1999-01-22 Fujitsu Ltd 半導体記憶装置

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3841535B2 (ja) * 1997-12-09 2006-11-01 富士通株式会社 半導体記憶装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5544106A (en) * 1994-02-15 1996-08-06 Nec Corporation Semiconductor memory device with redundant decoder available for test sequence on redundant memory cells
US5699306A (en) * 1995-01-28 1997-12-16 Samsung Electronics Co., Ltd. Row redundancy for nonvolatile semiconductor memories
US5808944A (en) * 1996-02-08 1998-09-15 Hitachi, Ltd. Semiconductor memory device having a defect relief arrangement
JPH1116346A (ja) * 1997-06-24 1999-01-22 Fujitsu Ltd 半導体記憶装置

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