KR100509758B1 - 플라즈마 디스플레이 패널의 구동방법 및 그의 어드레스전극 - Google Patents

플라즈마 디스플레이 패널의 구동방법 및 그의 어드레스전극 Download PDF

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Abstract

본 발명은 안정된 서스테인 방전을 일으킬 수 있도록 한 플라즈마 디스플레이 패널의 구동방법 및 그의 어드레스전극에 관한 것이다.
본 발명에 따른 플라즈마 디스플레이 패널의 구동방법은 상부기판에 형성된 스캔전극 및 서스테인전극과 하부기판에 형성된 어드레스전극을 구비하며 다수의 서브필드로 나뉘어 구동되는 플라즈마 디스플레이 패널의 구동방법에 있어서, 상기 각각의 서브필드는 방전셀에 균일한 벽전하를 형성시키기 위한 초기화기간과, 상기 방전셀을 선택하기 위하여 어드레스 방전을 일으키는 어드레스 기간과, 상기 어드레스 방전이 일어난 방전셀들에서 계조값에 따른 소정횟수의 서스테인 방전을 일으키는 서스테인 기간을 포함하며; 서스테인 기간에서 서스테인 방전을 일으키기 위해 상기 스캔전극 및 서스테인전극에 교번적으로 소정기간 동안 인가되는 서스테인펄스를 인가하는 단계는 상기 소정기간 중 제1 기간에 서스테인방전을 일으키기 위한 서스테인전압을 유지하는 단계와, 서스테인전압에서 기저전압으로 하강시 전위차를 낮추기 위해 상기 제1 기간을 제외한 제2 기간에 소정 기울기로 하강하는 하강서스테인전압을 인가하는 단계를 포함하는 것을 특징으로 한다.

Description

플라즈마 디스플레이 패널의 구동방법 및 그의 어드레스전극{METHOD OF DRIVING PLASMA DISPLAY PANEL AND ADDRESS ELECTRODE THEREOF}
본 발명은 플라즈마 디스플레이 패널에 관한 것으로 특히, 안정된 서스테인 방전을 일으킬 수 있도록 한 플라즈마 디스플레이 패널의 구동방법 및 그의 어드레스전극에 관한 것이다.
플라즈마 디스플레이 패널(Plasma Display Panel : 이하 "PDP"라 한다)은 He+Xe, Ne+Xe, He+Xe+Ne 등의 불활성 혼합가스가 방전할 때 발생하는 자외선이 형광체를 발광시킴으로써 화상을 표시하게 된다. 이러한 PDP는 박막화와 대형화가 용이할 뿐만 아니라 최근의 기술 개발에 힘입어 화질이 향상되고 있다.
도 1 및 도 2를 참조하면, 3전극 교류 면방전형 PDP의 방전셀은 상부기판(10) 상에 형성되어진 스캔전극(30Y) 및 서스테인전극(30Z)과, 하부기판(18) 상에 형성되어진 어드레스전극(20X)을 구비한다.
스캔전극(30Y)과 서스테인전극(30Z) 각각은 투명전극(12Y,12Z)과, 투명전극(12Y,12Z)의 선폭보다 작은 선폭을 가지며 투명전극들의 일측 가장자리에 형성되는 금속버스전극(13Y,13Z)을 포함한다. 투명전극(12Y,12Z)은 통상 인듐틴옥사이드(Indium-Tin-Oxide : ITO)로 상부기판(10) 상에 형성된다. 금속버스전극(13Y,13Z)은 통상 크롬(Cr) 등의 금속으로 투명전극(12Y,12Z) 상에 형성되어 저항이 높은 투명전극(12Y,12Z)에 의한 전압강하를 줄이는 역할을 한다.
스캔전극(30Y)과 서스테인전극(30Z)이 나란하게 형성된 상부기판(10)에는 상부 유전체층(14)과 보호막(16)이 적층된다. 상부 유전체층(14)에는 플라즈마 방전시 발생된 벽전하가 축적된다. 보호막(16)은 플라즈마 방전시 발생된 스퍼터링에 의한 상부 유전체층(14)의 손상을 방지함과 아울러 2차 전자의 방출 효율을 높이게 된다. 보호막(16)으로는 통상 산화마그네슘(MgO)이 이용된다.
어드레스전극(20X)이 형성된 하부기판(18) 상에는 하부 유전체층(22), 격벽(24)이 형성되며, 하부 유전체층(22)과 격벽(24) 표면에는 형광체층(26)이 도포된다. 어드레스전극(20X)은 스캔전극(30Y) 및 서스테인전극(30Z)과 교차되는 방향으로 형성된다. 격벽(24)은 어드레스전극(20X)과 나란하게 형성되어 방전에 의해 생성된 자외선 및 가시광이 인접한 방전셀에 누설되는 것을 방지한다. 형광체층(26)은 플라즈마 방전시 발생된 자외선에 의해 여기되어 적색, 녹색 또는 청색 중 어느 하나의 가시광선을 발생하게 된다. 상/하부기판(10,18)과 격벽(24) 사이에 마련된 방전공간에는 불활성 혼합가스가 주입된다.
PDP는 화상의 계조를 구현하기 위하여, 한 프레임을 발광횟수가 다른 여러 서브필드로 나누어 시분할 구동하게 된다. 각 서브필드는 전화면을 초기화시키기 위한 초기화기간과, 스캔라인을 선택하고 선택된 스캔라인에서 셀을 선택하기 위한 어드레스기간과, 방전횟수에 따라 계조를 구현하는 서스테인기간으로 나뉘어진다. 여기서, 초기화기간은 상승램프파형이 공급되는 셋업기간과 하강램프파형이 공급되는 셋다운 기간으로 나뉘어진다.
예를 들어, 256 계조로 화상을 표시하고자 하는 경우에 도 3과 같이 1/60 초에 해당하는 프레임 기간(16.67ms)은 8개의 서브필드들(SF1 내지 SF8)로 나누어지게 된다. 8개의 서브 필드들(SF1 내지 SF8) 각각은 전술한 바와 같이, 초기화기간, 어드레스기간과 서스테인기간으로 나누어지게 된다. 각 서브필드의 초기화기간과 어드레스 기간은 각 서브필드마다 동일한 반면에 서스테인 기간은 각 서브필드에서 2n(n=0,1,2,3,4,5,6,7)의 비율로 증가된다.
도 4는 도 3에 도시된 서브필드들에 공급되는 PDP의 구동파형을 나타내는 도면이고, 도 5a 내지 도 5c는 상온에서 PDP 구동시 벽전하 상태를 나타내는 도면이다.
도 4에 있어서, Y는 스캔전극을 나타내며, Z는 서스테인전극을 나타낸다. 그리고 X는 어드레스전극을 나타낸다.
도 4 및 도 5를 참조하면, PDP는 전화면을 초기화시키기 위한 초기화기간, 셀을 선택하기 위한 어드레스 기간 및 선택된 셀의 방전을 유지시키기 위한 서스테인기간으로 나누어 구동된다.
초기화기간에 있어서, 셋업기간에는 모든 스캔전극들(Y)에 램프-업 파형(RP)이 동시에 인가된다. 이 램프-업 파형(RP)에 의해 전화면의 셀들 내에는 미약한 방전이 일어나게 되어 셀들 내에 벽전하가 생성된다. 셋다운기간에는 램프-업 파형(RP)이 공급된 후, 램프-업 파형(RP)의 피크전압보다 낮은 정극성 전압에서 떨어지는 램프다운 파형(-RP)이 스캔전극들(Y)에 동시에 인가된다.
램프다운 파형(-RP)은 셀들 내에 미약한 소거방전을 일으킴으로써 셋업방전에 의해 생성된 벽전하 및 공간전하 중 불요전하를 소거시키게 되고 전화면의 셀들 내에 어드레스 방전에 필요한 벽전하를 균일하게 잔류시키게 된다.
어드레스기간에는 부극성 스캔펄스(SP)가 스캔극들(Y)에 순차적으로 인가됨과 동시에 어드레스전극들(X)에 정극성의 데이터펄스(DP)가 인가된다. 이 스캔펄스(SP)와 데이터펄스(DP)의 전압차와 초기화기간에 생성된 벽전압이 더해지면서 데이터펄스(data)가 인가되는 셀 내에는 도 5a에서와 같이 어드레스 방전이 발생된다. 어드레스방전에 의해 선택된 셀들 내에는 벽전하가 생성된다.
한편, 셋다운기간과 어드레스기간 동안에 서스테인전극들(Z)에는 서스테인전압레벨(Vs)의 정극성 직류전압(Zdc)이 공급된다.
서스테인기간에는 스캔전극들(Y)과 서스테인전극들(Z)에 교번적으로 서스테인펄스(SUSPy,SUSPz)가 인가된다. 그러면 어드레스방전에 의해 선택된 셀은 셀 내의 벽전압과 서스테인펄스(SUSPy,SUSPz)가 더해지면서 매 서스테인펄스(SUSPy,SUSPz)가 인가될 때 마다 스캔전극(Y)과 서스테인전극(Z) 사이에 도 5b에서와 같이 면방전 형태로 서스테인방전이 일어나게 된다. 이 때 스캔전극(Y)과 서스테인전극(Z)에는 서스테인방전에 의해 도 5c에서와 같이 벽전하가 형성된다. 마지막으로, 서스테인방전이 완료된 후에는 펄스폭이 작은 소거 램프파형(EP)이 서스테인전극(Z)에 공급되어 셀 내의 벽전하를 소거시키게 된다.
한편, PDP 구동시 온도가 상승하게 되면 스캔전극(Y)과 어드레스전극(X)에 벽전하가 줄어들게 된다. 온도상승은 전류의 증가를 가져오게 됨과 동시에 벽전하 입자들의 활성화를 촉진시키게 된다. 즉, 스캔전극(Y)과 서스테인전극(Z) 간에 서스테인방전으로 인해 전극 표면에 형성된 벽전하의 일부가 온도 상승으로 인하여 전극들(Y,Z) 사이로 이탈된다. 이 경우 서스테인방전으로 인해 축적된 전하가 도 6에서와 같이 자가 소거(Self Erase) 방전으로 인해 사라지게 된다. 즉, 스캔전극(Y)과 서스테인전극(Z) 사이에 불필요한 방전을 일으키게 된다.
이는 특히 스캔전극(Y)과 서스테인전극(Z) 사이의 갭(Gap)쪽으로 갈수록 벽전하 소멸정도는 심하게 나타난다. 이에 따라 벽전하의 축적도가 갭 쪽에 쌓여 있을수록 방전 전압의 하강을 유발하게 된다.
또한 온도상승과 더불어 갭 쪽의 벽전하의 축적도가 줄어들면서 동시에 서스테인방전시 스캔전극(Y)과 서스테인전극(Z)에 인가되는 서스테인전압(Vs)의 상승을 유발하는 단점이 있다.
따라서, 본 발명의 목적은 서스테인방전시 인가되는 서스테인펄스의 하강시 전위차를 낮게 제어함으로써 고온 구동시 안정된 서스테인 방전을 일으킬 수 있도록 한 플라즈마 디스플레이 패널의 구동방법을 제공하는 데 있다.
본 발명의 다른 목적은 스캔전극과 서스테인전극 사이의 영역에 위치하는 어드레스전극의 폭을 넓게 형성함으로써 고온 구동시 안정된 서스테인 방전을 일으킬 수 있도록 한 플라즈마 디스플레이 패널의 어드레스 전극을 제공하는 데 있다.
상기 목적을 달성하기 위하여 본 발명의 플라즈마 디스플레이 패널의 구동방법은 방전셀을 초기화하기 위한 초기화기간과; 스캔전극에 순차적으로 스캔펄스를 인가하는 단계와, 상기 스캔펄스와 동기되도록 어드레스전극에 데이터펄스를 인가하여 어드레스방전을 일으키는 단계와, 상기 어드레스기간 동안 상기 서스테인전극에 어드레스 방전을 종료로 기저전압으로 떨어지기 전 전위차를 낮추기 위해 소정 기울기로 하강하는 하강직류전압을 인가하는 단계를 포함하는 어드레스기간과; 상기 스캔전극 및 서스테인전극에 교번적으로 소정기간 중 제1 기간에 서스테인방전을 일으키기 위한 서스테인전압을 유지하는 단계와, 상기 서스테인전압에서 기저전압으로 하강시 전위차를 낮추기 위해 상기 제1 기간을 제외한 제2 기간에 소정 기울기로 하강하는 하강서스테인전압을 인가하는 단계를 포함한다.상기 하강서스테인전압은 챔퍼링 형태로 하강하도록 인가된다.상기 하강서스테인전압은 하강하는 소정의 호를 가지도록 인가된다.상기 하강직류전압은 챔퍼링 형태로 하강하도록 인가된다.상기 하강직류전압은 하강하는 소정의 호를 가지도록 인가된다.
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상기 목적들 외에 본 발명의 다른 목적 및 특징들은 첨부도면을 참조한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하 도 7 내지 도 12를 참조하여 본 발명의 바람직한 실시예에 대하여 설명하기로 한다.
도 7은 본 발명의 제1 실시예에 따른 PDP의 구동방법을 나타내는 파형도이다. 도 8은 도 7에서 어드레스기간 및 서스테인기간에 스캔전극 및 서스테인전극에 인가되는 직류전압펄스 및 서스테인펄스를 상세히 나타내는 도면이다.
도 7에 있어서, Y는 스캔전극을 나타내며, Z는 서스테인전극을 나타내는다. 그리고, X는 어드레스전극을 나타낸다.
도 7 및 도 8을 참조하면, 본 발명의 제1 실시예에 따른 PDP는 전화면을 초기화시키기 위한 초기화기간, 셀을 선택하기 위한 어드레스기간, 선택된 셀의 방전을 유지시키기 위한 서스테인기간 및 방전을 소거시키기 위한 소거기간으로 나뉘어 구동된다.
초기화기간에 있어서, 셋업기간에는 모든 스캔전극들(Y)에 램프-업 파형(RP)이 동시에 인가된다. 이 램프-업 파형(RP)에 의해 전화면의 셀들 내에는 미약한 방전이 일어나게 되어 셀들 내에 벽전하가 생성된다. 셋다운기간에는 램프-업 파형(RP)이 공급된 후, 램프-업 파형(RP)의 피크전압보다 낮은 정극성 전압에서 떨어지는 램프다운 파형(-RP)이 스캔전극들(Y)에 동시에 인가된다.
램프다운 파형(-RP)은 셀들 내에 미약한 소거방전을 일으킴으로써 셋업방전에 의해 생성된 벽전하 및 공간전하 중 불요전하를 소거시키게 되고 전화면의 셀들 내에 어드레스 방전에 필요한 벽전하를 균일하게 잔류시키게 된다.
어드레스기간에는 부극성 스캔펄스(SP)가 스캔전극들(Y)에 순차적으로 인가됨과 동시에 어드레스전극들(X)에 정극성의 데이터펄스(DP)가 인가된다. 이 스캔펄스(SP)와 데이터펄스(DP)의 전압차와 초기화기간에 생성된 벽전압이 더해지면서 데이터펄스(data)가 인가되는 셀 내에는 어드레스 방전이 발생된다. 어드레스방전에 의해 선택된 셀들 내에는 벽전하가 생성된다.
한편, 셋다운기간과 어드레스기간 동안에 서스테인전극들(Z)에는 서스테인전압레벨(Vs)의 정극성 직류전압(Zdc)이 공급된다. 이 때 어드레스기간 동안에 인가되는 정극성 직류전압(Zdc)은 전위차를 낮게 하기 위해 챔퍼링(Chamfering) 형태로 오프된다.
서스테인기간에는 스캔전극들(Y)과 서스테인전극들(Z)에 교번적으로 서스테인펄스(SUSPy,SUSPz)가 인가된다. 그러면 어드레스방전에 의해 선택된 셀은 셀 내의 벽전압과 서스테인펄스(SUSPy,SUSPz)가 더해지면서 매 서스테인펄스(SUSPy,SUSPz)가 인가될 때 마다 스캔전극(Y)과 서스테인전극(Z) 사이에 면방전 형태로 서스테인방전이 일어나게 된다. 이 때 스캔전극(Y)과 서스테인전극(Z)에는 서스테인방전에 의해 벽전하가 형성된다.
이 경우 서스테인기간에 인가되는 적어도 하나 이상의 서스테인펄스(SUSPy,SUSPz)는 도 8에서와 같이 챔퍼링(Chamfering)하며 폴링(Falling)된다. 서스테인 펄스(SUSPy,SUSPz)의 챔퍼링은 서스테인펄스(SUSPy,SUSPz)가 서스테인전압(Vs)을 유지하다 기저전압(GND)으로 떨어질 때 그 전위차를 낮게 하기 위함이다. 이는 서스테인 펄스의 폴링전압의 전위차가 낮을 경우 종래기술에서의 자가 소거방전보다는 작은 크기로 자가 소거방전을 유도할 수 있기 때문이다.
마지막으로, 서스테인방전이 완료된 후에는 펄스폭이 작은 소거 램프파형(EP)이 서스테인전극(Z)에 공급되어 셀 내의 벽전하를 소거시키게 된다.
이로써 본 발명에 따른 PDP의 구동방법에서는 어드레스기간의 서스테인전극(Z)에 인가되는 직류전압의 폴링시 또는 서스테인기간의 스캔전극(Y) 및 서스테인전극(Z)에 인가되는 서스테인전압의 폴링시 하강 챔퍼링되게 하여 고온 구동시 어드레스 기간 및 서스테인기간에 강한 자가 소거방전으로 야기되는 벽전하 손실 및 축적되는 벽전하량의 불안정성을 해결할 수 있게 된다.
도 9는 본 발명의 제2 실시예에 따른 PDP의 구동방법을 나타내는 파형도이다. 도 10은 도 9에서 어드레스기간 및 서스테인기간에 스캔전극 및 서스테인전극에 인가되는 직류전압펄스 및 서스테인펄스를 상세히 나타내는 도면이다.
도 9에 있어서, Y는 스캔전극을 나타내며, Z는 서스테인전극을 나타내는다. 그리고, X는 어드레스전극을 나타낸다.
본 발명의 제2 실시예에 따른 PDP의 구동방법은 제1 실시예와 동일한 개념을 가지며 다만 전압폴링시 챔퍼링 형태를 소정의 호를 그리도록 하강하는 형태를 가진다. 이에 따른 본 발명의 제2 실시예에 따른 PDP는 전화면을 초기화시키기 위한 초기화기간, 셀을 선택하기 위한 어드레스기간, 선택된 셀의 방전을 유지시키기 위한 서스테인기간 및 방전을 소거시키기 위한 소거기간으로 나뉘어 구동된다.
초기화기간에 있어서, 셋업기간에는 모든 스캔전극들(Y)에 램프-업 파형(RP)이 동시에 인가된다. 이 램프-업 파형(RP)에 의해 전화면의 셀들 내에는 미약한 방전이 일어나게 되어 셀들 내에 벽전하가 생성된다. 셋다운기간에는 램프-업 파형(RP)이 공급된 후, 램프-업 파형(RP)의 피크전압보다 낮은 정극성 전압에서 떨어지는 램프다운 파형(-RP)이 스캔전극들(Y)에 동시에 인가된다.
램프다운 파형(-RP)은 셀들 내에 미약한 소거방전을 일으킴으로써 셋업방전에 의해 생성된 벽전하 및 공간전하 중 불요전하를 소거시키게 되고 전화면의 셀들 내에 어드레스 방전에 필요한 벽전하를 균일하게 잔류시키게 된다.
어드레스기간에는 부극성 스캔펄스(SP)가 스캔전극들(Y)에 순차적으로 인가됨과 동시에 어드레스전극들(X)에 정극성의 데이터펄스(DP)가 인가된다. 이 스캔펄스(SP)와 데이터펄스(DP)의 전압차와 초기화기간에 생성된 벽전압이 더해지면서 데이터펄스(data)가 인가되는 셀 내에는 어드레스 방전이 발생된다. 어드레스방전에 의해 선택된 셀들 내에는 벽전하가 생성된다.
한편, 셋다운기간과 어드레스기간 동안에 서스테인전극들(Z)에는 서스테인전압레벨(Vs)의 정극성 직류전압(Zdc)이 공급된다. 이 때 어드레스기간 동안에 인가되는 정극성 직류전압(Zdc)은 전위차를 낮게 하기 위해 챔퍼링(Chamfering) 형태로 오프된다.
서스테인기간에는 스캔전극들(Y)과 서스테인전극들(Z)에 교번적으로 서스테인펄스(SUSPy,SUSPz)가 인가된다. 그러면 어드레스방전에 의해 선택된 셀은 셀 내의 벽전압과 서스테인펄스(SUSPy,SUSPz)가 더해지면서 매 서스테인펄스(SUSPy,SUSPz)가 인가될 때 마다 스캔전극(Y)과 서스테인전극(Z) 사이에 면방전 형태로 서스테인방전이 일어나게 된다. 이 때 스캔전극(Y)과 서스테인전극(Z)에는 서스테인방전에 의해 벽전하가 형성된다.
이 경우 서스테인기간에 인가되는 적어도 하나 이상의 서스테인펄스(SUSPy,SUSPz)는 도 10에서와 같이 하강하는 소정의 호를 가지도록 폴링(Falling)된다. 서스테인 펄스(SUSPy,SUSPz)의 하강하는 소정의 호는 서스테인펄스(SUSPy,SUSPz)가 서스테인전압(Vs)을 유지하다 기저전압(GND)으로 떨어질 때 그 전위차를 낮게 하기 위함이다. 이는 서스테인 펄스의 폴링전압의 전위차가 낮을 경우 종래기술에서의 자가 소거방전보다는 작은 크기로 자가 소거방전을 유도할 수 있기 때문이다.
마지막으로, 서스테인방전이 완료된 후에는 펄스폭이 작은 소거 램프파형(EP)이 서스테인전극(Z)에 공급되어 셀 내의 벽전하를 소거시키게 된다.
이로써 본 발명의 제2 실시예에 따른 PDP의 구동방법에서도 어드레스기간의 서스테인전극(Z)에 인가되는 직류전압의 폴링시 또는 서스테인기간의 스캔전극(Y) 및 서스테인전극(Z)에 인가되는 서스테인전압의 폴링시 하강하는 소정의 호로 구성하여 고온 구동시 어드레스 기간 및 서스테인기간에 강한 자가 소거방전으로 야기되는 벽전하 손실 및 축적되는 벽전하량의 불안정성을 해결할 수 있게 된다.
도 11은 본 발명의 제3 실시예에 따른 플라즈마 디스플레이 패널의 방전셀 구조를 나타내는 사시도이고, 도 12는 도 11에 도시된 방전셀의 전극들만의 단면을 나타내는 도면이다.
도 11 및 도 12를 참조하면, 본 발명의 제3 실시예에 따른 플라즈마 디스플레이 패널의 방전셀은 상부기판(40) 상에 형성되어진 스캔전극(60Y) 및 서스테인전극(60Z)과, 하부기판(48) 상에 형성되어진 어드레스전극(50X)을 구비한다.
스캔전극(60Y)과 서스테인전극(60Z) 각각은 투명전극(42Y,42Z)과, 투명전극(42Y,42Z)의 선폭보다 작은 선폭을 가지며 투명전극들의 일측 가장자리에 형성되는 금속버스전극(43Y,43Z)을 포함한다. 투명전극(42Y,42Z)은 통상 인듐틴옥사이드(Indium-Tin-Oxide : ITO)로 상부기판(40) 상에 형성된다. 금속버스전극(43Y,43Z)은 통상 크롬(Cr) 등의 금속으로 투명전극(42Y,42Z) 상에 형성되어 저항이 높은 투명전극(42Y,42Z)에 의한 전압강하를 줄이는 역할을 한다.
스캔전극(60Y)과 서스테인전극(60Z)이 나란하게 형성된 상부기판(40)에는 상부 유전체층(44)과 보호막(46)이 적층된다. 상부 유전체층(44)에는 플라즈마 방전시 발생된 벽전하가 축적된다. 보호막(46)은 플라즈마 방전시 발생된 스퍼터링에 의한 상부 유전체층(44)의 손상을 방지함과 아울러 2차 전자의 방출 효율을 높이게 된다. 보호막(46)으로는 통상 산화마그네슘(MgO)이 이용된다.
어드레스전극(50X)이 형성된 하부기판(48) 상에는 하부 유전체층(52), 격벽(54)이 형성되며, 하부 유전체층(52)과 격벽(54) 표면에는 형광체층(56)이 도포된다. 어드레스전극(50X)은 스캔전극(60Y) 및 서스테인전극(60Z)과 교차되는 방향으로 형성된다. 격벽(54)은 어드레스전극(50X)과 나란하게 형성되어 방전에 의해 생성된 자외선 및 가시광이 인접한 방전셀에 누설되는 것을 방지한다. 형광체층(56)은 플라즈마 방전시 발생된 자외선에 의해 여기되어 적색, 녹색 또는 청색 중 어느 하나의 가시광선을 발생하게 된다. 상/하부기판(40,48)과 격벽(54) 사이에 마련된 방전공간에는 불활성 혼합가스가 주입된다.
본 발명에서의 어드레스전극(50X)은 스캔전극(60Y) 및 서스테인전극(60Z)과 교차되는 방향으로 형성되며, 도 12에서와 같이 스캔전극(60Y) 및 서스테인전극(60Z)과 교차되는 방향으로 라인 형태로 형성되는 제1 어드레스전극부(58a)와, 방전셀의 중간부 스캔전극(60Y) 및 서스테인전극(60Z) 사이 영역에 상기 제1 어드레스전극(58a)과 직교방향으로 상기 제1 어드레스전극(58a)으로부터 소정 폭만큼 신장된 제2 어드레스전극부(58b)를 구비한다.
이러한 어드레스전극(50X)의 형성은 도 13a 내지 도 13i에 도시된 종래기술에 따른 플라즈마 디스플레이 패널의 방전셀에서 서스테인 방전시 적외선 분포 세기를 순차적으로 나타내는 도면에 의해 설명되어진다.
도 13a 내지 도 13i를 참조하면, 플라즈마 디스플레이 패널은 어드레스 기간에 스캔펄스(SP)와 데이터펄스(DP)의 전압차와 초기화기간에 생성된 벽전압이 더해지면서 데이터펄스(DP)가 인가되는 셀 내에서 어드레스 방전이 발생된다. 이로써 스캔전극(Y)과 어드레스전극(X) 사이에는 도 13a 및 13b에서와 같이 대향방전이 발생한다. 대향방전 후 서스테인기간에 서스테인펄스(SUSPy,SUSPz)를 인가하여 스캔전극(Y)과 서스테인전극(Z) 사이에 도 13c 내지 도 13g에서와 같이 면방전이 발생한다. 마지막으로, 서스테인방전이 완료된 후에는 펄스폭이 작은 소거 램프파형(EP)이 서스테인전극(Z)에 공급되어 도 13h 및 도 13i에서와 같이 셀 내의 벽전하를 소거시키게 된다. 이 때 서스테인기간 중 적외선(Infrared Ray ; 이하 "IR"라 함)의 분포를 살펴보면 어드레스전극(X) 중심에서 IR의 분포가 집중되어 있다는 것을 알 수 있다. 이는 어드레스전극(X)의 면적에 따라 IR 분포가 조절될 수 있음을 나타낸다.
따라서, 본 발명의 제3 실시예에 따른 플라즈마 디스플레이 패널에서는 어드레스전극(50X)의 중간부를 도 12에서와 같이 구성함으로써 대향방전에 의해 생성된 많은 양의 벽전하를 면방전으로 유도할 수 있게 된다. 또한 온도 상승으로 활성화된 벽전하의 손실을 최소화시킴으로써 오방전을 방지할 수 있게 된다.
상술한 바와 같이, 본 발명에 따른 플라즈마 디스플레이 패널의 구동방법은 어드레스기간의 서스테인전극에 인가된 직류전압의 폴링시 또는 서스테인기간의 스캔전극 및 서스테인전극에 인가된 서스테인펄스전압의 폴링시 챔퍼링 또는 하강하는 호 형태를 가지게 하여 스캔전극 및 서스테인전극 간 자가 소거방전으로 인한 벽전하의 불안정으로 인한 오방전을 방지할 수 있게 된다.
또한 본 발명에 따른 플라즈마 디스플레이 패널은 어드레스전극을 스캔전극과 서스테인전극 사이 영역에서 상기 전극들과 평행한 방향으로 신장되게 구성함으로써 대향방전에 의해 생성된 많은 양의 벽전하를 면방전으로 유도할 수 있게 된다. 이로써 본 발명에 따른 플라즈마 디스플레이 패널은 안정된 방전 전압을 가질 수 있게 된다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
도 1은 종래의 3전극 교류 면방전형 플라즈마 디스플레이 패널의 방전셀 구조를 나타내는 사시도이다.
도 2는 도 1에 도시된 플라즈마 디스플레이 패널의 방전셀들 단면을 나타내는 도면이다.
도 3은 종래의 플라즈마 디스플레이 패널의 한 프레임에 포함되어 있는 서브필드를 나타내는 도면이다.
도 4는 도 3에 도시되어 있는 서브필드동안 각각의 전극에 인가되는 구동파형을 나타내는 파형도이다.
도 5a 내지 도 5c는 종래기술에 따른 플라즈마 디스플레이 패널의 방전셀에서 서스테인 방전시 벽전하 상태를 나타내는 도면이다.
도 6은 종래기술에 따른 플라즈마 디스플레이 패널의 방전셀을 고온구동시 벽전하 상태를 나타내는 도면이다.
도 7은 본 발명의 제1 실시예에 따른 PDP의 구동방법을 나타내는 파형도이다.
도 8은 도 7에서 어드레스기간 및 서스테인기간에 스캔전극 및 서스테인전극에 인가되는 직류전압펄스 및 서스테인펄스를 상세히 나타내는 도면이다.
도 9는 본 발명의 제2 실시예에 따른 PDP의 구동방법을 나타내는 파형도이다.
도 10은 도 9에서 어드레스기간 및 서스테인기간에 스캔전극 및 서스테인전극에 인가되는 직류전압펄스 및 서스테인펄스를 상세히 나타내는 도면이다.
도 11은 본 발명의 제3 실시예에 따른 플라즈마 디스플레이 패널의 방전셀 구조를 나타내는 사시도이다.
도 12는 도 11에 도시된 방전셀의 전극들만의 단면을 나타내는 도면이다.
도 13a 내지 도 13i는 종래기술에 따른 플라즈마 디스플레이 패널의 방전셀에서 서스테인 방전시 적외선 분포 세기를 순차적으로 나타내는 도면이다.
< 도면의 주요 부분에 대한 부호의 설명 >
10,40 : 상부기판 12Y,12Z,42Y,42Z : 투명전극
13Y,13Z,43Y,43Z : 버스전극 14,22,44,52 : 유전체층
16,46 : 보호막 18,48 : 하부기판
20X,50X : 어드레스전극 24,54: 격벽
26,56 : 형광체층 30Y,60Y : 스캔전극
30Z,60Z : 서스테인전극

Claims (9)

  1. 상부기판에 형성된 스캔전극 및 서스테인전극과 하부기판에 형성된 어드레스전극을 구비하며 한 프레임을 다수의 서브필드로 시분할 구동하고, 상기 각각의 서브필드는 방전셀을 초기화하기 위한 초기화기간, 상기 방전셀 중 서스테인방전이 발생하는 셀을 선택하기 위한 어드레스기간, 서스테인방전을 일으키는 서스테인기간을 포함하며,
    상기 각 서브필드는 방전셀을 초기화하기 위한 초기화기간과;
    상기 스캔전극에 순차적으로 스캔펄스를 인가하는 단계와, 상기 스캔펄스와 동기되도록 상기 어드레스전극에 데이터펄스를 인가하여 어드레스방전을 일으키는 단계와, 상기 어드레스기간 동안 상기 서스테인전극에 어드레스 방전을 종료로 기저전압으로 떨어지기 전 전위차를 낮추기 위해 소정 기울기로 하강하는 하강직류전압을 인가하는 단계를 포함하는 어드레스기간과;
    상기 스캔전극 및 서스테인전극에 교번적으로 소정기간 중 제1 기간에 서스테인방전을 일으키기 위한 서스테인전압을 유지하는 단계와, 상기 서스테인전압에서 기저전압으로 하강시 전위차를 낮추기 위해 상기 제1 기간을 제외한 제2 기간에 소정 기울기로 하강하는 하강서스테인전압을 인가하는 단계를 포함하는 서스테인기간을 포함하고;
    상기 하강직류전압은 챔퍼링 형태로 하강하도록 인가되거나 상기 하강직류전압은 하강하는 소정의 호를 가지도록 인가되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  2. 제 1 항에 있어서,
    상기 하강서스테인전압은 챔퍼링 형태로 하강하도록 인가되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  3. 제 1 항에 있어서,
    상기 하강서스테인전압은 하강하는 소정의 호를 가지도록 인가되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
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