KR100506454B1 - Method for Forming Device Isolation Film of Semiconductor Device - Google Patents
Method for Forming Device Isolation Film of Semiconductor Device Download PDFInfo
- Publication number
- KR100506454B1 KR100506454B1 KR10-2003-0049279A KR20030049279A KR100506454B1 KR 100506454 B1 KR100506454 B1 KR 100506454B1 KR 20030049279 A KR20030049279 A KR 20030049279A KR 100506454 B1 KR100506454 B1 KR 100506454B1
- Authority
- KR
- South Korea
- Prior art keywords
- film
- pattern
- pad
- pad nitride
- forming
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
Abstract
본 발명은 반도체소자의 소자분리막 형성방법에 관한 것으로, 반도체기판 상부에 패드산화막 및 패드질화막을 순차적으로 형성하는 단계와, 상기 패드질화막을 선택적으로 식각하여 패드질화막 패턴을 형성하는 단계와, 상기 패드질화막 패턴을 식각마스크로 패드산화막 및 소정 두께의 반도체기판을 식각하여 소자분리영역으로 예정된 부위에 트렌치를 형성하는 단계와, 상기 패드질화막 패턴을 식각하여 패턴의 크기가 축소된 패드질화막 패턴을 형성하는 단계와, 상기 구조의 전체표면 상부에 질화막을 형성한 다음 전면식각하여 상기 트렌치의 측벽과, 상기 패드질화막 패턴의 측벽에 측벽질화막 스페이서를 형성하는 단계와, 상기 측벽질화막 스페이서 상부에 보호산화막을 형성하는 단계와, 상기 트렌치를 매립하는 매립산화막을 상기 구조의 전체표면 상부에 형성하는 단계와, 상기 패드질화막 패턴을 연마방지막으로 상기 매립산화막에 평탄화공정을 수행하는 단계와, 상기 결과물로부터 패드질화막 패턴 및 패드질화막 패턴의 측벽에 형성된 측벽질화막 스페이서를 제거하는 단계를 포함하는 반도체소자의 소자분리막 형성방법을 개시한다.The present invention relates to a method of forming a device isolation layer of a semiconductor device, the method comprising sequentially forming a pad oxide film and a pad nitride film on the semiconductor substrate, and selectively etching the pad nitride film to form a pad nitride film pattern, the pad Etching the pad oxide layer and the semiconductor substrate having a predetermined thickness using an nitride layer as an etch mask to form a trench in a predetermined region as an isolation region, and etching the pad nitride layer pattern to form a pad nitride layer pattern having a reduced size of the pattern And forming a nitride film over the entire surface of the structure, and then etching the entire surface to form sidewall nitride spacers on the sidewalls of the trench and sidewalls of the pad nitride pattern, and forming a protective oxide film on the sidewall nitride spacers. And filling the trench with a buried oxide film of the structure. Forming a top surface of the body surface, performing a planarization process on the buried oxide film using the pad nitride film pattern as an anti-polishing film, and removing sidewall nitride film spacers formed on the sidewalls of the pad nitride film pattern and the pad nitride film pattern from the resultant product. A device isolation film forming method of a semiconductor device comprising a.
Description
본 발명은 반도체소자의 소자분리막 형성방법에 관한 것으로, 더욱 상세하게는 얇은 트렌치 소자분리(Shallow Trench Isolation; 이하 "STI"라 칭함) 공정으로 소자분리막을 형성시 리프레쉬(refresh)를 향상시키기 위하여 사용하는 측벽질화막이 패드질화막과 인접하지 않도록 하여 모트(moat)의 발생을 억제할 수 있는 소자분리막을 형성하는 방법에 관한 것이다.The present invention relates to a method for forming a device isolation film of a semiconductor device, and more particularly, to improve refresh when forming a device isolation film by a thin trench isolation (STI) process. The present invention relates to a method of forming a device isolation film capable of suppressing the generation of moats by preventing the sidewall nitride film from being adjacent to the pad nitride film.
일반적으로, 반도체기판 상에는 트랜지스터 및 캐패시터 등을 형성하기 위하여, 반도체기판에 전기적으로 통전(通電)이 가능한 활성영역(active region)과 전기적으로 통전되는 것을 방지하고 소자를 서로 분리하도록 하는 소자분리영역 (device isolation region)을 형성한다.In general, in order to form transistors, capacitors, and the like on a semiconductor substrate, an element isolation region which prevents electrical conduction with an active region capable of electrically conducting a semiconductor substrate and separates the elements from each other ( device isolation region).
이와 같이 소자를 분리시키기 위한 공정에는 열 산화방법을 사용하여 반도체기판 상에 형성된 두꺼운 산화막을 선택적으로 성장시켜 소자분리영역을 형성하는 로코스(Local Oxidation of Silicon; LOCOS) 공정이 있다.As such, there is a local oxide of silicon (LOCOS) process for forming a device isolation region by selectively growing a thick oxide film formed on a semiconductor substrate using a thermal oxidation method.
그러나, 반도체소자가 고집적화 됨에 따라 로코스 공정으로는 소자의 크기 축소와 소자간의 전기적 절연이 어렵기 때문에, 이를 개선하기 위하여 제안된 방법의 하나가 STI 공정이다.However, as semiconductor devices are highly integrated, it is difficult to reduce the size of the device and to electrically insulate the device using the LOCOS process, so one of the proposed methods for improving the SCO process is the STI process.
상기한 STI 공정은 반도체기판에 일정한 깊이를 갖는 트렌치를 형성하고, 이 트렌치 내에 절연물질인 산화막을 증착시킨 다음, CMP 공정으로 상기 산화막의 불필요한 부분을 식각함으로써 반도체기판에 소자분리영역을 형성시키는 것이다.In the STI process, a trench having a predetermined depth is formed in the semiconductor substrate, an oxide film as an insulating material is deposited in the trench, and an element isolation region is formed in the semiconductor substrate by etching an unnecessary portion of the oxide film by a CMP process. .
최근 DRAM 소자의 STI형 소자분리막 형성방법에 있어서, 소자의 특성을 개선하기 위하여 트렌치 식각후 열 산화 공정을 수행하여 실리콘 산화막인 측벽산화막을 형성한 다음, 실리콘 질화막인 측벽질화막을 사용하는 구조를 이용하고 있다. 이는 측벽질화막이 후속공정에 의한 반도체기판의 산화를 방지하여 STI 프로파일을 개선함과 동시에 접합(junction) 부위의 전기장(electric field)을 감소시킴으로써 최종적으로는 리프레쉬 특성을 개선하여 반도체 소자의 수율 및 안정성을 증가시키기 때문이다.In the recent method of forming an STI type device isolation film of a DRAM device, in order to improve the characteristics of the device, a thermal oxidation process is performed after trench etching to form a sidewall oxide film, which is a silicon oxide film, and then a sidewall nitride film, a silicon nitride film, is used. Doing. This is because the sidewall nitride film prevents the oxidation of the semiconductor substrate by the subsequent process, thereby improving the STI profile and reducing the electric field at the junction, thereby improving the refresh characteristics and finally the yield and stability of the semiconductor device. Because it increases.
도 1a 내지 도 1e는 종래기술에 따른 반도체소자의 소자분리막 형성방법을 도시하는 단면도이다.1A to 1E are cross-sectional views illustrating a method of forming a device isolation film of a semiconductor device according to the prior art.
도 1a를 참조하면, 열 산화(thermal oxidation) 공정을 수행하여 반도체기판 (10) 상부에 패드산화막(12)을 형성하고, 패드산화막(12) 상부에 트렌치 식각시 하드 마스크로 사용되는 패드질화막(14)을 형성한다.Referring to FIG. 1A, a pad oxide layer 12 is formed on an upper surface of a semiconductor substrate 10 by performing a thermal oxidation process, and a pad nitride layer used as a hard mask during trench etching on the pad oxide layer 12. 14).
도 1b를 참조하면, 소자분리마스크(미도시)를 이용한 사진식각공정으로 패드 질화막(14)을 선택적으로 식각하여 패드질화막 패턴(14a)을 형성한 다음, 패드질화막 패턴(14a)을 하드마스크로 패드산화막(12) 및 반도체기판(10)을 식각하여 소자분리영역으로 예정된 부위에 트렌치(16)를 형성한다.Referring to FIG. 1B, the pad nitride layer 14 is selectively etched by a photolithography process using a device isolation mask (not shown) to form the pad nitride layer pattern 14a, and then the pad nitride layer pattern 14a is formed as a hard mask. The pad oxide film 12 and the semiconductor substrate 10 are etched to form the trench 16 in a portion designated as the device isolation region.
도 1c를 참조하면, 식각된 반도체기판(10)의 식각 데미지(damage)를 제거하기 위하여 열 산화 공정을 수행하여 트렌치(16) 표면에 측벽산화막(18)을 형성한다.Referring to FIG. 1C, a sidewall oxide layer 18 is formed on the trench 16 by performing a thermal oxidation process to remove etch damage of the etched semiconductor substrate 10.
도 1d를 참조하면, 상기 구조의 전체표면 상부에 질화막(미도시)을 형성한 다음 전면식각하여 측벽산화막(18)의 상부 및 패드질화막 패턴(14a)의 측벽에 측벽질화막(20)을 형성한다.Referring to FIG. 1D, a nitride film (not shown) is formed on the entire surface of the structure and then etched to form a sidewall nitride film 20 on the sidewall oxide film pattern 14a and the top of the sidewall oxide film 18. .
다음, 측벽질화막(20)의 상부에 보호산화막(미도시)을 형성하여 측벽질화막 (20)이 후속공정에서 형성되는 매립산화막으로부터 보호되도록 한다.Next, a protective oxide film (not shown) is formed on the sidewall nitride film 20 so that the sidewall nitride film 20 is protected from the buried oxide film formed in a subsequent process.
다음, 상기 결과물 전면에 HDP(high density plasma) 산화막, PE-TEOS (plasma enhanced-tetraethyl ortho silicate) 산화막, O3-TEOS(O3-tetraethyl ortho silicate) 산화막, APL(advanced planarization layer) 산화막, BPSG(boron phospho rous silicate glass) 산화막 또는 PSG(phosphorous silicate glass) 산화막을 증착하여 매립산화막(22)을 형성한다.Next, the HDP (high density plasma) oxide film, plasma enhanced-tetraethyl ortho silicate (PE-TEOS) oxide film, O 3 -TEOS (O 3 -tetraethyl ortho silicate) oxide film, APL (advanced planarization layer) oxide film, BPSG A boron phospho rous silicate glass oxide film or a PSG (phosphorous silicate glass) oxide film is deposited to form a buried oxide film 22.
다음, 패드질화막 패턴(14a)을 연마방지막으로 매립산화막(22)에 평탄화공정을 수행한다.Next, a planarization process is performed on the buried oxide film 22 using the pad nitride film pattern 14a as an anti-polishing film.
도 1e를 참조하면, 상기 결과물로부터 패드질화막 패턴(14a)을 120 내지 180℃의 뜨거운 인산(H3PO4) 용액에 용해하여 제거함으로써 소자분리막(24)을 형성한다.Referring to FIG. 1E, the device isolation layer 24 is formed by dissolving and removing the pad nitride layer pattern 14a in a hot phosphoric acid (H 3 PO 4 ) solution at 120 to 180 ° C. from the resultant.
그 결과, 뜨거운 인산용액에 의해 패드질화막 패턴(14a) 뿐만 아니라, 패드질화막 패턴(14a)과 인접하여 형성되어 있는 트렌치(16) 측벽의 측벽질화막(20)도 함께 용해되어 도 1e에 도시된 바와 같이 소자분리막(24)의 가장자리가 깊이 함몰되는 모트 현상("m"으로 표시됨)이 발생하여 문턱 전압(threshold voltage, Vt)을 감소시켜 누설 전류(leakage current)를 증가시키는 문제점이 있다. 또한, 이러한 모트 현상은 후속 세정공정에 의하여 모트의 깊이가 더욱 심화되고, 후속 게이트 전극 형성시 단차로 인하여 잔류물을 남기게 되어 브릿지(bridge) 등의 결함을 유발시키는 문제점이 있다.As a result, not only the pad nitride film pattern 14a but also the sidewall nitride film 20 of the sidewalls of the trench 16 formed adjacent to the pad nitride film pattern 14a by hot phosphoric acid solution are dissolved together, as shown in FIG. 1E. As described above, a mott phenomenon (indicated by “m”) in which the edge of the device isolation layer 24 is deeply recessed occurs to decrease the threshold voltage (V t ), thereby increasing leakage current. In addition, this mort phenomenon has a problem in that the depth of the mortar is further deepened by a subsequent cleaning process, and a residue such as a bridge may be left due to a step in forming a subsequent gate electrode, thereby causing a defect such as a bridge.
본 발명은 상기 종래기술의 문제점을 해결하기 위한 것으로, 패드질화막 패턴과 트렌치의 측벽에 형성되는 측벽질화막이 서로 인접하지 않도록 하여 인산용액에 의해 상기 측벽질화막이 용해되는 것을 방지하기 위하여, 트렌치 측벽의 측벽질화막을 스페이서 구조로 형성한 다음, 산화막이 이를 감싸는 구조가 되도록 하기 위한 반도체소자의 소자분리막 형성방법을 제공하는 것을 목적으로 한다.The present invention is to solve the problems of the prior art, in order to prevent the sidewall nitride film is dissolved by a phosphate solution so that the pad nitride film pattern and the sidewall nitride film formed on the sidewalls of the trench are not adjacent to each other, An object of the present invention is to provide a method of forming a device isolation film of a semiconductor device in which a sidewall nitride film is formed in a spacer structure and then an oxide film surrounds it.
상기 목적을 달성하기 위하여 본 발명에서는 In the present invention to achieve the above object
(a) 반도체기판 상부에 패드산화막 및 패드질화막을 순차적으로 형성하는 단계;(a) sequentially forming a pad oxide film and a pad nitride film on the semiconductor substrate;
(b) 상기 패드질화막을 선택적으로 식각하여 패드질화막 패턴을 형성하는 단계;(b) selectively etching the pad nitride layer to form a pad nitride layer pattern;
(c) 상기 패드질화막 패턴을 식각마스크로 패드산화막 및 소정 두께의 반도체기판을 식각하여 소자분리영역으로 예정된 부위에 트렌치를 형성하는 단계;(c) etching the pad oxide layer and the semiconductor substrate having a predetermined thickness using the pad nitride layer pattern as an etch mask to form a trench in a region designated as an isolation region;
(d) 상기 패드질화막 패턴을 식각하여 패턴의 크기가 축소된 패드질화막 패턴을 형성하는 단계;(d) etching the pad nitride layer pattern to form a pad nitride layer pattern having a reduced size of the pattern;
(e) 상기 구조의 전체표면 상부에 질화막을 형성한 다음 전면식각하여 상기 트렌치의 측벽과, 상기 패드질화막 패턴의 측벽에 측벽질화막 스페이서를 형성하는 단계;(e) forming a nitride film over the entire surface of the structure and then etching the entire surface to form sidewall nitride film spacers on the sidewalls of the trench and the sidewalls of the pad nitride pattern;
(f) 상기 측벽질화막 스페이서 상부에 보호산화막을 형성하는 단계;(f) forming a protective oxide film on the sidewall nitride film spacer;
(g) 상기 트렌치를 매립하는 매립산화막을 상기 구조의 전체표면 상부에 형성하는 단계;(g) forming a buried oxide film filling the trench over the entire surface of the structure;
(h) 상기 패드질화막 패턴을 연마방지막으로 상기 매립산화막에 평탄화공정을 수행하는 단계; 및 (h) performing a planarization process on the buried oxide film using the pad nitride film pattern as an anti-polishing film; And
(i) 상기 결과물로부터 패드질화막 패턴 및 패드질화막 패턴의 측벽에 형성된 측벽질화막 스페이서를 제거하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 소자분리막 형성방법을 제공한다.(i) removing the pad nitride layer pattern and the sidewall nitride layer spacer formed on the sidewalls of the pad nitride layer pattern from the resultant.
상기 단계를 포함하는 본 발명의 소자분리막 형성방법에 있어서, 상기 (d) 단계가 습식 공정에 의해 수행되는 경우, (c) 단계 이후 습식 식각공정 전에 트렌치 표면에 측벽산화막을 형성하는 공정을 더 포함하는 것과,In the method of forming a device isolation film of the present invention comprising the above step, if the step (d) is performed by a wet process, further comprising the step of forming a sidewall oxide film on the surface of the trench after the wet etching process after step (c) To do that,
상기 (d) 단계가 건식 공정에 의해 수행되는 경우, 건식 식각공정 이후 (e) 단계 전에 트렌치 표면에 측벽산화막을 형성하는 공정을 더 포함하는 것과,When the step (d) is performed by a dry process, further comprising the step of forming a sidewall oxide film on the trench surface after the dry etching process, before step (e);
상기 (d) 단계에서 패드질화막 패턴은 50 내지 200Å 크기만큼 등방성으로 축소되는 것과, In the step (d), the pad nitride film pattern is reduced isotropically by 50 to 200 50 size,
상기 습식 식각공정은 120 내지 180℃의 인산(H3PO4) 용액을 사용하는 것과,The wet etching process is to use a phosphoric acid (H 3 PO 4 ) solution of 120 to 180 ℃,
상기 건식 식각공정은 불소(F) 원자를 포함하는 가스를 사용하고, 이때 불소 원자를 포함하는 가스는 C2F6, C3F8, CF4, CHF3 , SF6, NF3 및 이들의 혼합물로 이루어진 군으로부터 선택되는 것과,The dry etching process uses a gas containing a fluorine (F) atom, wherein the gas containing a fluorine atom is C 2 F 6 , C 3 F 8 , CF 4 , CHF 3 , SF 6 , NF 3 and their Selected from the group consisting of mixtures,
상기 (i) 단계는 120 내지 180℃의 인산(H3PO4) 용액을 사용하는 것을 특징으로 한다.Step (i) is characterized in that using a phosphoric acid (H 3 PO 4 ) solution of 120 to 180 ℃.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings an embodiment of the present invention will be described in detail.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체소자의 소자분리막 형성방법을 도시하는 단면도이다.2A to 2E are cross-sectional views illustrating a method of forming an isolation layer in a semiconductor device according to an embodiment of the present invention.
도 2a를 참조하면, 열 산화(thermal oxidation) 공정을 수행하여 반도체기판 (30) 상부에 패드산화막(32)을 형성하고, 패드산화막(32) 상부에 트렌치 식각시 하드 마스크로 사용되는 패드질화막(34)을 형성한다.Referring to FIG. 2A, a pad nitride layer 32 is formed on the semiconductor substrate 30 by performing a thermal oxidation process, and a pad nitride layer used as a hard mask during trench etching on the pad oxide layer 32. 34).
도 2b를 참조하면, 소자분리마스크(미도시)를 이용한 사진식각공정으로 패드 질화막(34)을 선택적으로 식각하여 패드질화막 패턴(34a)을 형성한 다음, 패드질화막 패턴(34a)을 하드마스크로 패드산화막(32) 및 반도체기판(30)을 식각하여 소자분리영역으로 예정된 부위에 트렌치(36)를 형성한다.Referring to FIG. 2B, the pad nitride layer pattern 34a is selectively etched by a photolithography process using a device isolation mask (not shown), and then the pad nitride layer pattern 34a is formed as a hard mask. The pad oxide layer 32 and the semiconductor substrate 30 are etched to form the trench 36 in a portion designated as the device isolation region.
도 2c를 참조하면, 식각된 반도체기판(30)의 식각 데미지(damage)를 제거하기 위하여 열 산화 공정을 수행하여 트렌치(36)의 표면에 측벽산화막(38)을 형성하고, 패드질화막 패턴(34a)을 식각하여 패턴의 크기가 50 내지 200Å 크기만큼 축소된 패드질화막 패턴(34b)을 형성한다.Referring to FIG. 2C, a thermal oxidation process is performed to remove etch damage of the etched semiconductor substrate 30 to form a sidewall oxide layer 38 on the surface of the trench 36, and the pad nitride layer pattern 34a. ) Is etched to form a pad nitride film pattern 34b having a size reduced by 50 to 200 mm 3.
이때, 상기 식각공정을 습식으로 수행하는 경우 먼저, 트렌치(36)의 표면에 측벽산화막(38)을 형성한 다음, 패드질화막 패턴(34a)을 120 내지 180℃의 인산(H3PO4) 용액으로 습식 식각하여 상하좌우 등방성으로 50 내지 200Å 크기만큼 축소된 패드질화막 패턴(34b)을 형성한다. 이는 인산용액에 의해 실리콘 재질의 반도체기판(30)도 함께 식각되는 것을 방지하기 위하여 측벽산화막(38)을 먼저 형성하는 것이다.In this case, when the etching process is performed in a wet manner, first, a sidewall oxide film 38 is formed on the surface of the trench 36, and then the pad nitride film pattern 34a is formed of a phosphoric acid (H 3 PO 4 ) solution at 120 to 180 ° C. Wet etching to form a pad nitride film pattern 34b reduced by 50 to 200Å size in an up-down, left-right isotropic manner. This is to form the sidewall oxide film 38 first to prevent the silicon substrate 30 is also etched by the phosphoric acid solution.
또한, 상기 식각공정을 건식으로 수행하는 경우 먼저, 패드질화막 패턴(34a)을 불소(F) 원자를 포함하는 가스인 C2F6, C3F8, CF4, CHF3, SF6, NF3 또는 이들의 혼합물로 건식 식각하여 상하좌우 등방성으로 50 내지 200Å 크기만큼 축소된 패드질화막 패턴(34b)을 형성한 다음, 트렌치(36)의 표면에 측벽산화막(38)을 형성한다.In addition, when the etching process is performed dry, first, the pad nitride layer pattern 34a is a gas containing a fluorine (F) atom, C 2 F 6 , C 3 F 8 , CF 4 , CHF 3 , SF 6 , NF. Dry etching with three or a mixture thereof to form a pad nitride film pattern 34b reduced by 50 to 200 mm 3 in an up-down, left-right isotropic manner, and then a sidewall oxide film 38 is formed on the surface of the trench 36.
도 2d를 참조하면, 상기 구조의 전체표면 상부에 질화막(미도시)을 형성한 다음 전면식각하여, 트렌치(36)의 측벽에 측벽질화막 스페이서(40a)를 형성하고, 패드질화막 패턴(34b)의 측벽에 측벽질화막 스페이서(40b)를 형성한다. 여기서는, 앞의 공정에서 크기가 축소된 패드질화막 패턴(34b)을 형성하였기 때문에 트렌치 (36)의 측벽과 패드질화막 패턴(34b)의 측벽에 턱이 형성되어 있어, 측벽질화막이 이중의 스페이서 형태로 분리되는 것이 특징이다.Referring to FIG. 2D, a nitride film (not shown) is formed on the entire surface of the structure and then etched to form a sidewall nitride film spacer 40a on the sidewall of the trench 36, and the pad nitride film pattern 34b is formed. The sidewall nitride film spacer 40b is formed on the sidewall. In this case, since the pad nitride film pattern 34b having a reduced size is formed in the previous process, a chin is formed on the sidewall of the trench 36 and the sidewall of the pad nitride film pattern 34b, so that the sidewall nitride film has a double spacer shape. It is characterized by being separated.
그 결과, 트렌치(36)의 측벽에 형성되는 측벽질화막 스페이서(40a)와 패드질화막 패턴(34b)의 측벽에 형성되는 측벽질화막 스페이서(40b)는 서로 이격("S"로 표시됨)되는 구조로 된다.As a result, the sidewall nitride film spacer 40a formed on the sidewall of the trench 36 and the sidewall nitride film spacer 40b formed on the sidewall of the pad nitride film pattern 34b are separated from each other (indicated by "S"). .
다음, 측벽질화막 스페이서(40a,40b) 상부에 보호산화막(미도시)을 형성하여 측벽질화막 스페이서(40a,40b)가 후속공정에서 형성되는 매립산화막(42)으로부터 보호되도록 한다.Next, a protective oxide film (not shown) is formed on the sidewall nitride film spacers 40a and 40b so that the sidewall nitride film spacers 40a and 40b are protected from the buried oxide film 42 formed in a subsequent process.
다음, 상기 결과물 전면에 HDP(high density plasma) 산화막, PE-TEOS (plasma enhanced-tetraethyl ortho silicate) 산화막, O3-TEOS (O3-tetraethyl ortho silicate) 산화막, APL(advanced planarization layer) 산화막, BPSG(boron phospho rous silicate glass) 산화막 또는 PSG(phosphorous silicate glass) 산화막을 증착하여 매립산화막(42)을 형성한다.Next, a high density plasma (HDP) oxide film, plasma enhanced-tetraethyl ortho silicate (PE-TEOS) oxide film, O 3 -TEOS (O 3 -tetraethyl ortho silicate) oxide film, APL (advanced planarization layer) oxide film, BPSG (boron phospho rous silicate glass) oxide film or a PSG (phosphorous silicate glass) oxide film is deposited to form a buried oxide film 42.
이때, 매립산화막(42)이 트렌치 측벽의 측벽질화막 스페이서(40a)를 감싸는 구조가 된다. At this time, the buried oxide film 42 has a structure surrounding the sidewall nitride film spacer 40a of the trench sidewalls.
다음, 패드질화막 패턴(34b)을 연마방지막으로 매립산화막(42)에 평탄화공정을 수행한다.Next, a planarization process is performed on the buried oxide film 42 using the pad nitride film pattern 34b as an anti-polishing film.
도 2e를 참조하면, 상기 결과물로부터 패드질화막 패턴(34b) 및 측벽질화막 스페이서(40b)를 120 내지 180℃의 뜨거운 인산(H3PO4) 용액에 용해되도록 하여 제거함으로써 소자분리막(44)을 형성한다.Referring to FIG. 2E, the device isolation layer 44 is formed by removing the pad nitride layer pattern 34b and the sidewall nitride layer spacer 40b from the resultant by dissolving it in a hot phosphoric acid (H 3 PO 4 ) solution at 120 to 180 ° C. do.
이때, 트렌치 측벽의 측벽질화막 스페이서(40a)는 매립산화막(42)에 의해 감싸여져 드러나지 않도록 함으로써, 인산 용액에 의해 손실되지 않기 때문에 모트 현상이 발생하지 않은 소자분리막(44)이 얻어진다.At this time, since the sidewall nitride film spacer 40a of the trench sidewall is not covered by the buried oxide film 42 and is not exposed, the device isolation film 44 having no mott phenomenon is obtained because it is not lost by the phosphoric acid solution.
이상에서 살펴본 바와 같이, 본 발명에서는 패드질화막 패턴 제거공정시 인산용액에 의해 트렌치 측벽의 측벽질화막이 용해되는 것을 방지하기 위하여, 트렌치 측벽의 측벽질화막을 스페이서 구조로 형성한 다음, 이를 매립산화막이 감싸는 구조가 되도록 함으로써, 측벽질화막을 사용하는 구조에서 필연적으로 발생하는 모트의 발생을 억제할 수 있고, 모트의 발생이 없으므로 게이트 산화막의 특성 열화 및 게이트 전극의 브릿지 등을 방지할 수 있으며, 트랜지스터의 문턱전압 및 리프레쉬 특성을 향상시켜 수율을 더욱 향상시킬 수 있다.As described above, in the present invention, in order to prevent the sidewall nitride film of the trench sidewall from being dissolved by the phosphate solution during the pad nitride layer pattern removing process, the sidewall nitride film of the trench sidewall is formed in a spacer structure, and then the buried oxide film is wrapped. By making the structure, it is possible to suppress the generation of the mortity inevitably generated in the structure using the sidewall nitride film, and there is no generation of the mort, thereby preventing the deterioration of the characteristics of the gate oxide film and the bridge of the gate electrode. The yield can be further improved by improving the voltage and refresh characteristics.
도 1a 내지 도 1e는 종래기술에 따른 반도체소자의 소자분리막 형성방법을 도시하는 단면도.1A to 1E are cross-sectional views illustrating a method of forming a device isolation film of a semiconductor device according to the prior art.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체소자의 소자분리막 형성방법을 도시하는 단면도.2A to 2E are cross-sectional views illustrating a method of forming an isolation layer in a semiconductor device in accordance with an embodiment of the present invention.
< 도면의 주요부분에 대한 부호 설명 ><Explanation of Signs of Major Parts of Drawings>
10, 30 : 반도체기판 12, 32 : 패드산화막10, 30: semiconductor substrate 12, 32: pad oxide film
14, 34 : 패드질화막 14a, 34a : 패드질화막 패턴14, 34: pad nitride film 14a, 34a: pad nitride film pattern
34b : 패드질화막 패턴 16, 36 : 트렌치34b: pad nitride film pattern 16, 36: trench
18, 38 : 측벽산화막 20 : 측벽질화막18, 38: sidewall oxide film 20: sidewall nitride film
40a, 40b : 측벽질화막 스페이서 22, 42 : 매립산화막40a, 40b: sidewall nitride film spacer 22, 42: buried oxide film
24, 44 : 소자분리막24, 44: device isolation film
Claims (8)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2003-0049279A KR100506454B1 (en) | 2003-07-18 | 2003-07-18 | Method for Forming Device Isolation Film of Semiconductor Device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2003-0049279A KR100506454B1 (en) | 2003-07-18 | 2003-07-18 | Method for Forming Device Isolation Film of Semiconductor Device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050010249A KR20050010249A (en) | 2005-01-27 |
| KR100506454B1 true KR100506454B1 (en) | 2005-08-05 |
Family
ID=37222699
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2003-0049279A KR100506454B1 (en) | 2003-07-18 | 2003-07-18 | Method for Forming Device Isolation Film of Semiconductor Device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100506454B1 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100979711B1 (en) * | 2008-06-11 | 2010-09-03 | 매그나칩 반도체 유한회사 | Method for gapfill in semiconductor device |
-
2003
- 2003-07-18 KR KR10-2003-0049279A patent/KR100506454B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20050010249A (en) | 2005-01-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5895254A (en) | Method of manufacturing shallow trench isolation structure | |
| KR20020071063A (en) | Dent free trench isolation structure and method for fabricating the same | |
| KR100407567B1 (en) | Trench Isolation Process Without Dent | |
| KR100506454B1 (en) | Method for Forming Device Isolation Film of Semiconductor Device | |
| KR100949269B1 (en) | Method for manufcturing semiconductor device | |
| KR100687854B1 (en) | Method for forming the Isolation Layer of Semiconductor Device | |
| KR100733685B1 (en) | Method of manufacturing a trench in semiconductor device | |
| KR20120003692A (en) | Method for manufacturing semiconductor device with buried gate | |
| KR20040059445A (en) | Method for forming trench type isolation layer in semiconductor device | |
| KR100831671B1 (en) | Method for forming isolation of semiconductor device | |
| KR100588642B1 (en) | Method for improving the trench corner rounding | |
| KR101026481B1 (en) | Method for manufacturing semiconductor device | |
| KR20080016327A (en) | Semiconductor device and method for fabricating the same | |
| KR100629694B1 (en) | Method for manufacturing semiconductor device | |
| KR100519517B1 (en) | Method for forming isolation in semiconductor device | |
| JP2000031489A (en) | Manufacturing semiconductor device | |
| KR101026375B1 (en) | Isolation of semiconductor device and forming method thereof | |
| KR100508622B1 (en) | Method for manufacturing isolation layer of semiconductor devices | |
| KR100980055B1 (en) | Method for forming isolation in semiconductor device | |
| KR100312987B1 (en) | Method for forming device isolation layer of semiconductor device | |
| KR20030045216A (en) | Method of manufacturing a trench in semiconductor device | |
| KR100984855B1 (en) | Method for forming element isolation layer of semiconductor device | |
| KR20010003140A (en) | Method of forming trench type isolation layer in semiconductor device | |
| KR20050031623A (en) | Structure and method for isolation of semiconductor device | |
| JP2001338975A (en) | Semiconductor device and its manufacturing method |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20100624 Year of fee payment: 6 |
|
| LAPS | Lapse due to unpaid annual fee |