KR100502035B1

KR100502035B1 - 전자회로의 전류 소모를 감소시키기 위한 장치 및 방법

Info

Publication number: KR100502035B1
Application number: KR10-2002-0056050A
Authority: KR
Inventors: 피셔헬뮤트; 파이퍼요한; 슈나벨라이너플로리안
Original assignee: 인피네온 테크놀로지스 아게
Priority date: 2001-09-17
Filing date: 2002-09-16
Publication date: 2005-07-25
Also published as: US20030102881A1; KR20030024598A; US6986088B2; DE10145727B4; TW571480B; DE10145727A1; JP2003185709A; JP3782768B2

Abstract

본 발명은 전자회로의 접속부 및/또는 적어도 하나의 라인(38, 40)에 접속되어 전자회로를 테스트하기 위해 마련된 적어도 하나의 테스트 모듈(30)을 구비하는 전자회로의 전류 소모를 감소시키는 방법에 관한 것이다. 테스트 제어신호(34)가 발생하고, 그에 의해 전자회로의 동작모드시에 적어도 하나의 테스트 모듈(30)이 적어도 하나의 라인(38,40) 또는 적어도 하나의 접속부와 적어도 부분적으로 디커플링되어, 적어도 하나의 테스트 모듈에 있어서의 스위칭 전류가 회피된다.

Description

전자회로의 전류 소모를 감소시키기 위한 장치 및 방법{METHOD AND APPARATUS FOR REDUCING THE CURRENT CONSUMPTION OF AN ELECTRONIC CIRCUIT}

본 발명은 전자회로의 전류 소모를 감소시키기 위한 장치 및 방법에 관한 것이다.

요즘의 복잡한 전자회로는 통상적으로 테스트 회로(test circuit)를 포함하는데, 이러한 타입의 테스트 회로는 거의 모든 집적 회로에 제공되고 있다. 예를 들면, 동적 메모리 디바이스(DRAM: Dynamic Random Access Memory)는 메모리 디바이스 상에 수용되는 회로, 예를 들어 논리 및 메모리 회로의 기능성을 체크하기 위한 테스트 회로를 가진다. 이러한 타입의 테스트 회로는 전자회로의 특정 테스트 모드에서 활성화되어 회로의 노드(node)를 유도한다. 유도에 의해 얻어진 출력 신호는 후속 노드에서 테스트된다.

동적 메모리 디바이스는 일반적으로 특정의 제조 단계 후에 테스트된다. 이러한 경우, 동적 메모리 디바이스의 각 집적 단계가 끝날 때마다 테스트를 실시하는 것이 일반적이다. 예를 들어, 소위 웨이퍼 레벨(wafer level)에 동적 메모리 디바이스를 가진 웨이퍼를 생성하고, 하우징에 내장하고 메모리 모듈 상에 실장한 후에 테스트를 실행한다. 이러한 테스트 환경에서는 순수한 기능적 테스트가 시행될 뿐만 아니라, 예를 들어, 메모리 디바이스 기능들의 온도 의존성과 같은 파라미터 윈도우(parameter window)가 결정된다. 또한, 이러한 테스트에 의해 확인된 회로의 결함 부분은 여분의 회로 소자로 교체된다. 마지막으로, 동적 메모리 디바이스의 전기적 파라미터가 퓨즈(fuse)를 사용하여 재조정될 수도 있다.

부분적으로 복잡한 테스트 회로가 필요한 것은 원칙적으로 이러한 광범위한 테스트 때문이지만, 추후에, 예를 들어, 개인용 컴퓨터 또는 이동 전화기와 같은 단말기에 전자회로를 응용할 때에는 더 이상 필요치 않다. 집적 회로에 존재하는 테스트 회로에 의한 비용을 낮추기 위해 정규 동작(동작 모드)시 사용되는 접속부 및 라인이 테스트 동작 또는 테스트 모드에서도 활용된다.

예를 들면, 많은 경우에 집적 회로의 특정 패드가 테스트 모드에서 테스트 신호용으로 사용된다. 반대로, 동작 모드에서는 이러한 패드가 다른 신호용으로 사용되거나 또는 심지어 공급 전압용으로 사용된다. 바꿔 말하면, 테스트 회로는 전자회로의 동작 모드용 라인 및/또는 몇 개의 접속부, 특히 패드에 적어도 부분적으로 연결되는 것이 일반적이다. 결과적으로, 정규 동작에서 그들은 전자 회로에 부하를 주며, 특히 용량성 부하(capacitive load)를 형성한다. 따라서 전자회로의 전력 소모를 증가시킨다.

테스트 회로에 의해 형성되는 용량성 부하는, 예를 들어, JEDEC(Joint Electronic Devices Engineering Council)에 의해 IDD2N으로 정의되는 전류 소모를 이용하여 결정될 수 있다. 이러한 전류 소모를 측정하기 위하여, 동적 메모리 디바이스는, 소위, 뱅크 휴지 상태(bank idle state)라고 하는 메모리의 정지 상태(quiscent state)에 놓인다. 신호 상태가 변경되는 입력 신호가 커맨드(command) 및 어드레스(address) 접속부에 제공된다. 메모리 디바이스 상의 어드레스 라인이 일련의 테스트 회로에 접속되기 때문에, 뱅크 휴지 상태임에도 불구하고 입력 신호가 없을 때보다 그리고 테스트 회로가 없을 때보다 더 높은 전류 IDD2N이 적어도 부분적으로 활성화된 테스트 회로를 통해 흐른다.

정규 동작 모드에서 테스트 회로가 활성화되는 것을 막기 위하여, 지금까지는 전자회로의 모드가 특정한 모드 레지스터 세트(mode register sets)에 의해 코딩되었다. 결과적으로 테스트 회로의 모듈 중 적어도 일부가 정규 동작 모드에서 비활성화될 수 있었다. 그러나, 코딩에는, 예를 들어, 메모리 디바이스의 어드레스 버스에 직접 연결되는 인코더가 필요하다. 그러므로, 테스트 회로는 어드레스 버스의 측정 가능한 용량성 부하에 접속되고 따라서 전류 IDD2N이 증가된다.

도 3은 종래 기술에 개시된 전자회로용 테스트 회로(10)를 예시하고 있다. 테스트 회로(10)는 전자회로의 버스(18)에 접속된다. 전자회로의 모드를 디코딩하기 위해서는 단지 몇 개의 어드레스 비트(bit)만이 필요하므로 테스트 회로(10)와 버스(18) 사이의 접속은 서브버스(sub-bus)(16)을 통해 이루어진다.

테스트 회로(10)의 테스트 모드 인코더(12)는 서브버스(16)에 접속되고, 버스(18)를 통해 전송되는 테스트 제어 신호를 이용하여 전자회로의 모드를 계속 디코딩한다. 디코딩 모드에서 테스트 모드 인코더(12)는 소위 테스트 모드 감시 신호(test mode supervisory signal)(14)를 테스트 회로(10)의 추가 모듈(미 도시됨)에 전송한다. 상술한 테스트 모드 감시 신호(14)에 의거하여 전자회로의 테스트용 모듈을 활성화시킬 수 있다. 그러나, 전자회로의 정규 동작 상태에서는 테스트 모드 인코더(12)에 의해 전류 소모가 증가된다.

도 4에 테스트 회로(10)의 구성이 좀더 상세히 도시된다. 테스트 회로(10)의 기능 블록(20)의 인버터(22)는 서브버스(16)에 접속된다. 또 다른 인버터(24) 및 턴 오프 가능 인버터가 인버터(22)의 하방으로 연결된다. 턴 오프 가능 인버터는 테스트 모드 감시 신호(도 3 참조)(14)에 의해 턴 오프될 수 있다. 결과적으로, 또 다른 테스트 회로 기능 블록(26)이 어드레스 버스(18)로부터 전기적으로 디커플링된다. 서브버스(16) 및 그에 따른 어드레스 버스(18)는 제 1 인버터(22)의 입력 커패시턴스에 의해 부하(loading)를 받는다. 후자는 하방에 연결된 후속 게이트를 구동하기 위하여 반드시 적절한 치수로 형성되어야 하고, 따라서 일반적으로 그의 입력 커패시턴스가 매우 크다. 전자회로의 정규 동작 상태에서는 후자에 상대적으로 큰 전류가 흐른다. 어드레스 버스(18)로부터 중요 테스트 회로 기능 블록(26)을 디커플링하더라도, 예를 들어 이러한 타입의 테스트 회로를 포함하지 않는 전자회로와 비교했을 때 전류 소모는 여전히 크다.

따라서 상술한 해결책보다도 더욱 전류 소모를 감소시키는 전자회로의 전류 소모 감소 방법 및 장치를 제공하는 것이 본 발명의 목적이다.

이러한 목적은 청구항 1에 따른 특징을 갖는 전자회로의 전류 소모를 감소 시키기 위한 방법 및 이에 대응되고 청구항 8에 따른 특징을 갖는 장치에 의해 달성된다. 본 발명의 바람직한 상세 사항은 종속항에 나타난다.

본 발명의 중요한 특징은 테스트용 회로부를 전자회로의 라인 및/또는 접속부에 커플링시키는 작용을 하는 테스트 제어 신호를 생성하는 것이다. 그 결과, 전자회로의 "정규" 동작 모드에서(테스트 제어 신호가 비활성화된 상태에서), 종래 기술에 개시되고 서두에 요약된 회로 기술 및 방법의 경우보다 전류 소모를 더욱 감소시킬 수 있다. 테스트 제어 신호는, 예를 들어, 집적 회로상에서 전체적으로 모든 테스트용 회로부를 커플링하는 작용을 할 수 있다. 이러한 회로부는 예를 들어 테스트 회로의 모든 기능 블록 또는 디코더일 수 있다. 테스트 제어 신호가 비활성화된 상태에서, 즉, 정규 동작 상태에서, 이러한 회로부는 전자회로의 라인 및/또는 접속부로부터 디커플링된다. 디커플링은 전자 회로의 테스트를 위해 제공된 회로부, 특히 상술한 라인 및/또는 접속부의 용량성 부하를 크게 감소시킨다. 테스트용 회로(테스트 회로, 테스트 모듈)에 있어서 주로 스위칭 전류가 감소된다. 한편, 테스트 모듈임에도 불구하고, 예를 들어, 정규 동작 상태에서의 용량성 부하의 감소 때문에 매우 작은 전류만이 흐르게 된다. 다른 한편, 테스트 모듈은 디커플링 상태, 즉 정규 동작 상태에서 비활성화 되고, 그에 따라 테스트 모듈에서 스위칭 전류는 크게 감소된다.

테스트 제어 신호는 전자회로의 테스트 모드에서 활성화된다. 바꿔 말하면, 테스트 제어 신호가 활성화된 상태에서, 테스트용 회로부는 전자회로의 라인 및/또는 접속부에 커플링된다. 그 결과로, 전자회로의 테스트를 위한 테스트 모듈은 전자 회로의 라인 및/또는 접속부에 적어도 부분적으로 연결된다. 이와 반대로, 이러한 회로부는, 테스트 제어 신호가 비활성화되면 디커플링된다. 따라서, 테스트 제어 신호는 전자회로의 동작 모드에서 테스트 모듈을 적어도 부분적으로 디커플링시키기 위해 비활성화된다.

디코더는 피 공급 모드 신호(fed in mode signal)로부터 테스트 모드를 결정하고 모드 신호를 디코딩하여 테스트 제어 신호를 생성한다. 이러한 디코더는 단지 일회만 제공될 것을 필요로 하며, 전류 절약 회로 기술을 이용하여 설계될 수 있다. 테스트 제어 신호 생성의 이러한 "집중화(centralization)"에 의해 회로부가 제거될 수 있게 되고, 그 결과로 전류 소모가 감소된다.

바람직하게는, 모드 신호들의 기결정된 조합에 의해 테스트 제어 신호가 생성된다. 전자회로의 서로 다른 모드는 모드 신호에 의해 설정된다. 이들 모드는, 예를 들어, 서로 다른 테스트 및 작동 모드일 수 있다.

특히 바람직한 실시예에서, 기결정된 조합은 모드 설정 어드레스의 비트 7과 8의 비트 조합 "11" 또는 "10"이고, 이 때의 비트 조합은 JEDEC 규격으로부터 제외된 것이다. 모드 설정 어드레스의 다른 비트 조합은 이미 JEDEC 규격에 할당되어 있다. 그러나, 이것은 비트 7과 8의 비트 조합 "11" 및 "10"에는 적용되지 않는다. 따라서, JEDEC 규격에 의해 아직 할당되지 않은 이들 비트 조합은 테스트 제어 신호를 생성하는데 이상적으로 사용될 수 있다.

바람직한 실시예의 방법에서는, 기결정된 조합이 플립플롭(flip-flop)의 제어 펄스에 의해 저장된다. 그 플립플롭의 출력 신호는 테스트 제어 신호이다. 일반적으로, 결정된 조합은, 테스트 모드가 그에 대해 제공되는 신호에 의해 완전히 종료할 때까지, 플립플롭에 저장된 상태로 유지된다.

대부분의 전자회로의 경우에는, 전자회로의 테스트 모듈의 개별적 부분들을 디커플링할 필요가 있는데, 이는, 이러한 부분들이 전자회로의 적어도 하나의 라인 및/또는 접속부와 연결되기 때문이다. 따라서, 바람직한 실시예에서는, 적어도 하나의 테스트 모듈의 적어도 하나의 테스트 기능 블록이, 동작 모드에서, 적어도 하나의 라인 또는 적어도 하나의 접속부로부터 디커플링된다. 테스트 모드에서는 테스트 기능 블록이 주로 전자회로를 테스트하는 작용을 한다. 특히, 테스트 기능 블록은 전자 회로용 유도 신호(stimulation signal)를 생성한다.

본 발명은 또한, 전자회로의 테스트를 위해 제공되고 적어도 전자회로의 라인 또는 접속부에 연결되는, 적어도 하나의 테스트 모듈을 가진 전자회로의 전류 소모를 감소시키기 위한 장치에 관한 것이다. 적어도 하나의 테스트 모듈의 적어도 하나의 기능 블록을 적어도 하나의 라인 및/또는 적어도 하나의 접속부로부터 디커플링하기 위하여 제 1 수단이 제공된다. 제 1 수단은 제 2 수단에 의해 생성되는 적어도 하나의 테스트 제어 신호에 의해 구동된다.

바람직하게, 제 1 수단은, 턴 오프될 수 있는 게이트, 특히 인버터나 전송 게이트(transmission gate)를 포함한다. 예를 들어 집적 회로의 경우에 있어서, 그러한 소자는 간단한 구조를 가지며 실리콘 영역을 거의 차지하지 않는다. 그러므로, 그들은 디커플링 소자로 바람직하게 적합하다.

일반적으로 바람직한 실시예에서, 제 1 수단은 테스트 모듈의 적어도 하나의 기능 블록과 적어도 하나의 라인 및/또는 적어도 하나의 접속부 사이에 연결된다. 제 1 수단은, 말하자면, 테스트 모듈의 기능 블록을 전자회로의 소자로부터 절연시킨다. 여기에서의 절연이란 특히 디커플링을 의미한다. 주안점은 디커플링의 결과로 전자회로에 대한 용량성 부하가 감소되고 턴 오프 상태에서 다운 스트림 게이트의 스위칭 전류가 방지된다는 것이다. 따라서, 제 1 수단이 적어도 하나의 라인 및/또는 적어도 하나의 접속부로부터, 가장 큰 용량성 부하를 생성하는 테스트 모듈의 부분들을 격리시킴이 바람직하다.

제 2 수단은 피 공급 어드레스 신호를 사용하여 테스트 제어 신호를 생성하도록 설계된 디코더를 포함한다. 디코더는, 말하자면, 피 공급 어드레스 신호로부터 특정 비트 조합을 필터링하고, 이때의 비트 조합은 테스트 모드에 대응한다. 요약하면 디코더는 테스트 모드를 검출하여 테스트 제어 신호를 생성하는 작용을 한다.

바람직하게는, 본 장치가 집적 회로, 특히 동적 메모리 디바이스상에 구현된다.본 발명은 첨부된 도면을 참조하여 이하에서 보다 상세히 설명될 것이다.

도 3 및 도 4의 참조부호를 참조하여 설명을 시작한다. 이후, 동일 참조 부호는 동일한, 특히 기능적으로 동일한 소자에 사용된다.

도 1은 테스트 모듈(30)을 도시하는데, 이때의 테스트 모듈(30)은 서브버스(38)를 통해 전자회로(미 도시됨)의 버스(40)에 접속된다. 테스트 모듈(30)은 전자회로를 위한 테스트 신호를 생성하는 작용을 한다. 테스트 모듈(30)은, 전형적으로, 테스트 패턴을 생성하도록 설계된 논리 회로(logic circuit)이다. 이러한 테스트 패턴은 동적 메모리 디바이스, 특히 256 Mbit DRAM의 논리소자를 테스트하는데 사용될 수 있다.

서브버스(38)는 인버터(32)에 접속되며, 인버터(32)는 테스트 제어 신호(34)에 의해 턴 오프될 수 있다. 보다 구체적으로, 인버터는 개별 인버터(32)로 도시되었으나, 서브버스(38)의 다수 개의 테스트 제어 신호 라인에 따른 다수 개의 인버터이다. 각각의 경우에 테스트 제어 신호(34)가 통과하는 턴 오프 가능 인버터(32)는 서브버스(38)의 각 신호 라인마다 마련된다. 턴 오프될 수 있는 인버터(32)의 출력은, 테스트 모듈 감시 신호(41)를 생성하는 작용을 하는 테스트 모듈(30)의 기능 블록(36)에 접속된다. 테스트 모듈 감시 신호(41)는 테스트 모듈(30)의 후속 기능 블록(미도시) 및 동적 메모리 디바이스의 회로 소자를 구동시킨다.

기능 블록(36)은 턴 오프 가능 인버터(32)에 의해 서브버스(38) 및 버스(40)로부터 디커플링될 수 있다. 결과적으로 서브버스(38)는 턴 오프 가능 인버터(32)의 입력 커패시턴스에 의해서만 부하가 가해진다. 이것은 보다 복잡한 기능 블록(36)의 총 입력 커패시턴스보다 훨씬 작은 커패시턴스이다. 또한, 기능 블록(36)에서는 스위칭 전류가 발생하지 않는다. 그 결과, 메모리 디바이스의 정규 동작 모드 및 테스트 모드 양쪽 모두에서, 턴 오프 가능 인버터(32)없이 기능 블록(36)으로 유입되는 것보다 더 작은 전류가 서브버스(38)를 통해 인버터(32)로 유입된다. 그러한 턴 오프 가능 인버터(32)에 의해, 동적 메모리 디바이스 상에서 모든 테스트 모듈은 동적 메모리 디바이스의 정규 동작 모드에서도 활용되는 회로 소자로부터 칩 전반에 걸쳐 디커플링된다. 이러한 디커플링은 정규 동작 모드에서 테스트 기능을 위해 마련된 회로부 때문에 테스트 제어신호의 감시하에 용량성 부하를 감소시킨다.

테스트 제어 신호(34)는 동적 메모리 디바이스상에 전반적으로 존재한다. 동적 메모리 디바이스 상에 존재하고, 메모리 디바이스의 정규 동작 상태에서 테스트 모듈의 기능 블록을 회로 소자로부터 디커플링하는데 사용되는 턴 오프 가능 인버터(32)의 각각에 이러한 테스트 제어 신호(34)가 전송된다.

도 2는 테스트 제어 신호를 생성하는 회로를 도시한다. 테스트 제어 신호(34)는 본질적으로 메모리 디바이스의 어드레스 버스(42)로부터의 어드레스 비트 두 개로부터 도출된다. 이들 어드레스 비트는 어드레스 비트 SA[7](44)과 어드레스 비트 SA[8](46)이다. 그 회로는 두 개의 어드레스 비트 SA[7](44)과 SA[8](46)의 비트 조합 "10"으로부터 테스트 제어 신호(34)를 디코딩한다.

이러한 두 개의 비트(44, 46)는 각각 전송 게이트(50)와 3상태 인버터(52)로 입력된다. 전송 게이트(50)와 3상태 인버터(52)는 소위 MRS(Mode Register Set) 펄스(48)에 의해 구동된다. 만약 MRS 펄스가 활성화되면, 전송 게이트(50)와 3상태 인버터(52)가 인에이블된다. 그 결과, 어드레스 비트(44)와 반전 신호(46)는 NAND 게이트(76)의 세 개의 입력 중 두 개 입력으로 절환된다. 반전 신호(46)는 제 2 반전단(55)에 의해 다시 반전되고, 신호(44)와 함께 NAND 게이트(74) 입력으로 절환된다. NAND 게이트(74)의 출력 신호는 AND 게이트(78)에 의해 파워업(POWER-UP) 시퀀스로부터의 신호(66), 예를 들어 CHIPRDY와 커플링된다. 이 신호는 초기에 0의 논리값을 가지나 파워업 시퀀스를 통한 후에는 1의 논리값을 가진다. 이는 출력 신호 GTME(34)를 논리값 0으로 초기화시키는 작용을 한다. AND 게이트(78)로부터의 신호를 NAND 게이트(76)의 세 개의 입력 중 하나와 조합함으로써, 예를 들어 초기화 동안에, 만약 R=1이면 신호(S)는 그라운드(ground)로 설정된다. NAND 게이트(76, 78)로부터의 신호(R, S)는 상호 반대로 접속된 NAND 게이트(58, 60)에 의해 형성된 셋-리셋(set-reset) 플립플롭으로 제공된다.

만약 MRS 펄스가 존재하지 않는다면, 전송 게이트(50)와 3상태 인버터(52)는 폐쇄된다. 그 대신에 전송 게이트(53, 54)가 개방되는데, 전송 게이트(53, 54)의 입력은 정상 상태에서 로우 레벨이다. 이것은 신호(S, R)의 논리값이 1이 되는 효과를 갖는다. 그 다음 출력(34)은 이전에 정의된 상태로 유지된다.

NAND 게이트(74, 76)는 아래 테이블에 따라 SA[7, 8]의 비트 조합으로부터 신호(S, R)를 생성하기 위하여 디코더로서 작용한다. 신호(S)의 논리값이 0이면, 테스트 제어 신호 GTME(34)가 활성화 된다(논리값 1). 반대로, 신호(R)의 논리값이 0이면, GTME(34)는 논리값 0으로 리셋(reset)된다. 만약 S와 R이 모두 논리값 1로 설정되면, GTME는 이전 상태로 유지된다. 이 결과, SA[7, 8]의 함수로서, 아래에 지정된 GTME의 프로그래밍 테이블이 생성되는데, 테스트 제어 신호(34)는 SA[7, 8]=[1, 0](논리값 1)에 의해 활성화되고 SA[7, 8]=[1, 1](논리값 0)에 의해 리셋된다.

어드레스 조합 SA[7, 8]=[1, 1]은 정규 동작 동안에 JEDEC에 의해 제외되므로, 테스트 제어 신호의 활성화 및 비활성화에 이상적으로 적합하다.

SA[7]	SA[8]	S	R	GTME 34
1	0	0	1	1
1	1	1	0	0
0	1	1	1	이전 상태
0	0	1	1	이전 상태

턴 오프될 수 있고 동적 메모리 디바이스 상에 포함되고 테스트 제어 신호(34)에 의해 제어되는 모든 인버터, 전송 게이트 또는 3상태 인버터는 활성화된 테스트 제어 신호(34)에 의해 활성화된다. 이 결과로, 동적 메모리 디바이스상의 테스트 모듈의 모든 기능 블록은 동적 메모리 디바이스 상의 라인 및/또는 접속부에 연결된다. 이제 메모리 디바이스가 테스트될 수 있다.

메모리 디바이스 상에서 광역 테스트 모드 인에이블(GTME: Global Test Mode Enable) 신호로 또한 지정되는 테스트 제어 신호(34)의 활성화 및 비활성화가 아래 테이블을 이용하여 설명된다.

	START	POWER is present	MRS with TMENABLE code	After MRS pulse	TMEXIT
PWRUP	0	1	1	1	1
Set	1	1	0	1	1
Reset	0	1	1	1	0
TMEXIT	0	0	0	0	1
GTME	0	0	1	1	0

전형적인 동작의 경우에, 동적 메모리 디바이스 상의 파워업 시퀀스의 종료 후에, 두 개의 어드레스 비트(44, 46)의 비트 조합 "10"에 의해 형성되는, MRS 펄스(48)와 테스트 모드에 대한 대응 코드에 의해 초기 논리값이 "0"인 테스트 제어 신호(34)가 활성화된다. MRS 펄스(48)의 종료 후, 초기에 테스트 제어 신호(34)는 안정적으로 활성화된 상태를 유지한다. 테스트 제어 신호(34)는 SA[7, 8]=[1, 1]를 가진 모드 레지스터 설정을 통해서만 다시 리셋되거나 비활성화된다.

테스트 제어 신호의 비활성화는 아래의 목적을 위해 이용될 수 있다.

1. 새로운 테스트 모드의 설정이 방지된다.

2. 테스트 제어 신호의 활성화 전에, 테스트 제어 신호의 비활성화 후에도 유지되는 테스트 상태로 칩을 설정할 수 있다. 이것은 테스트 모드 없이는 도달될 수 없는 조건(예를 들어, 변경된 내부 전압값) 하에서 디커플링된 테스트 회로로 실질적인 전류를 측정(예를 들어, IDD2N)할 수 있게 한다.

결과적으로 본 발명은 테스트용 회로부를 전자회로의 라인 및/또는 접속부에 커플링하는 작용을 하는 테스트 제어 신호를 생성하여, 그 결과, 전자회로의 "정규" 동작 모드에서(테스트 제어 신호가 비활성화된 상태에서), 종래 기술에 개시되고 서두에 요약된 회로 기술 및 방법의 경우보다 전류 소모를 더욱 감소시킬 수 있다.

삭제

도 1은 전자회로의 전류 소모를 감소시키기 위한 본 발명의 장치에 대한 예시적 실시예를 도시한다.

도 2는 전자회로의 라인으로부터 테스트 모듈을 디커플링하기 위한 테스트 제어 신호를 생성하는 수단의 예시적인 제 1 실시예를 도시한다.

도 3은 종래 기술에 개시된 테스트 회로를 전자회로의 버스에 연결하는 접속부를 도시한다.

도 4는 테스트 모듈의 기능 블록을 전자회로의 버스로부터 전기적으로 디커플링하는 종래에 개시된 기술을 도시한다.

<도면의 주요부분에 대한 부호의 설명>

10: 테스트 모듈 12: 테스트 모드 인코더 14: 테스트 모드 감시 신호

16: 서브 버스 18: 어드레스 버스 20: 기능 블록

22: 인버터 24: 인버터 26: 테스트 회로 기능 블록

28: 턴 오프될 수 있는 인버터 30: 테스트 모듈

32: 턴 오프될 수 있는 인버터 34: 테스트 제어 신호

36: 기능 블록 38: 서브 버스 40: 버스

41: 테스트 모드 감시 신호 42: 어드레스 버스

44: 어드레스 비트 SA[7] 46: 어드레스 비트 SA[8]

48: MRS 펄스 50: 전송 게이트 52: 턴 오프될 수 있는 인버터

54: 전송 게이트 55: 인버터 58: NAND 게이트

60: NAND 게이트 66: POWER-UP 시퀀스로부터의 신호

74: NAND 게이트 76: NAND 게이트 78: AND 게이트

Claims

전자회로를 테스트하기 위해 제공되는 적어도 두개의 테스트 모듈(30) - 상기 테스트 모듈의 각각은 적어도 하나의 디코더와 적어도 하나의 테스트 기능 블록을 가짐 - 을 구비하는 전자회로의 전류 소모를 감소시키는 방법에 있어서,

각각 상기 디코더를 경유하여 상기 전자회로의 적어도 하나의 라인(40) 및/또는 접속부(38)에 상기 테스트 모듈을 접속하는 단계,

글로벌 테스트 제어 신호(34)를 발생하여, 전자회로의 동작모드시에 적어도 두개의 상기 테스트 모듈로 인입되는 스위칭 전류를 회피하도록, 적어도 두개의 상기 테스트 모듈(30)을 적어도 부분적으로 라인(40) 또는 상기 접속부(38)와 디커플링시키는 단계를 포함하는

전자회로의 전류소모를 감소시키는 방법.
제 1 항에 있어서,

상기 테스트 제어 신호(34)는 상기 전자회로의 테스트 모드에서는 활성화되고 상기 동작 모드에서는 비활성화되는

전자회로의 전류소모를 감소시키는 방법.
제 1 항에 있어서,

디코더(50, 52, 55, 58, 60, 74, 76, 78)는 피공급 노드 신호(42, 44, 46, 48)를 디코딩하여 테스트 모드를 결정하고 그로부터 상기 테스트 제어 신호(34)를 생성하는

전자회로의 전류소모를 감소시키는 방법.
제 1 항에 있어서,

상기 테스트 제어 신호(34)는 모드 신호들의 기설정된 조합에 의해 발생되는

전자회로의 전류소모를 감소시키는 방법.
제 2 항 또는 제 3 항에 있어서,

상기 테스트 제어 신호(34)는 모드 신호들의 기설정된 조합에 의해 발생되는

전자회로의 전류소모를 감소시키는 방법.
제 4 항에 있어서,

상기 기설정된 조합은 모드 설정 어드레스의 비트 7과 8의 비트 조합 "11" 또는 "10"이고, 상기 비트 조합은 JEDEC 규격으로 부터 제외되는

전자회로의 전류소모를 감소시키는 방법.
제 6 항에 있어서,

상기 기설정된 조합은 제어 펄스(48)에 의해 출력 신호가 테스트 제어 신호(34)인 플립-플롭(58, 60)에 저장되는

전자회로의 전류소모를 감소시키는 방법.
제 1 항 내지 제 4 항, 제 6 항 또는 제 7 항 중 어느 한 항에 있어서,

테스트 모드시에 전자회로를 테스트하는, 특히, 전자회로에 대하여 유도 신호를 발생하는 적어도 하나의 테스트 모듈(30)의 적어도 하나의 테스트 기능 블록(36)은 동작 모드시에 적어도 하나의 접속부 또는 적어도 하나의 라인(38, 40)과 디커플링되는

전자회로의 전류소모를 감소시키는 방법.
전자회로를 테스트하는 적어도 두개의 테스트 모듈(30) - 상기 테스트 모듈의 각각은 적어도 하나의 디코더와 적어도 하나의 테스트 기능 블록을 가짐 - 을 구비하는 전자회로의 전류 소모를 감소시키는 장치에 있어서,

각각이 상기 디코더를 경유하여 상기 전자회로의 적어도 하나의 라인(40) 및/또는 접속부(38)에 접속되는 상기 테스트 모듈들과,

제공되는 적어도 하나의 상기 라인(40) 및/또는 적어도 하나의 접속부(38)로부터 테스트 모듈을 디커플링하고, 제 2 수단(50, 52, 55, 58, 60, 74, 76, 78)에 의해 발생된 적어도 하나의 테스트 제어 신호(34)에 의해 구동되는 제 1 수단(32)을 포함하는

전자회로의 전류소모를 감소시키는 장치.
제 9 항에 있어서,

상기 제 1 수단(32)은 턴 오프될 수 있는 게이트, 특히 인버터 또는 전송 게이트를 포함하는

전자회로의 전류소모를 감소시키는 장치.
제 9 항에 있어서,

상기 제 1 수단(32)은 상기 테스트 모듈(30)의 적어도 하나의 기능 블록(36)과 적어도 하나의 라인(40) 및/또는 적어도 하나의 접속부(38) 사이에 접속되는

전자회로의 전류소모를 감소시키는 장치.
제 10 항에 있어서,

상기 제 1 수단(32)은 상기 테스트 모듈(30)의 적어도 하나의 기능 블록(36)과 적어도 하나의 라인(40) 및/또는 적어도 하나의 접속부(38) 사이에 접속되는

전자회로의 전류소모를 감소시키는 장치.
제 12항에 있어서,

상기 제 2 수단(50, 52, 55, 58, 60, 74, 76, 78)은 피 공급 어드레스 테스트 제어 신호(44, 46)를 사용하여 상기 테스트 제어 신호(34)를 발생하도록 설계된 디코더를 포함하는

전자회로의 전류소모를 감소시키는 장치.
제 9 항 내지 제 11 항 중 어느 한 항에 있어서,

상기 제 2 수단(50, 52, 55, 58, 60, 74, 76, 78)은 피 공급 어드레스 테스트 제어 신호(44, 46)를 사용하여 상기 테스트 제어 신호(34)를 발생하도록 설계된 디코더를 포함하는

전자회로의 전류소모를 감소시키는 장치.
제 9 항 내지 제 13 항 중 어느 한 항에 있어서,

상기 장치는 집적회로, 특히 동적 메모리 디바이스 상에 구현되는

전자회로의 전류소모를 감소시키는 장치.
제 5 항에 있어서,

테스트 모드시에 전자회로를 테스트하는, 특히, 전자회로에 대하여 유도 신호를 발생하는 적어도 하나의 테스트 모듈(30)의 적어도 하나의 테스트 기능 블록(36)은 동작 모드시에 적어도 하나의 접속부 또는 적어도 하나의 라인(38, 40)과 디커플링되는

전자회로의 전류소모를 감소시키는 방법.