KR100501495B1 - 상층부 인터컨넥션 공정의 모니터링 방법 - Google Patents

상층부 인터컨넥션 공정의 모니터링 방법 Download PDF

Info

Publication number
KR100501495B1
KR100501495B1 KR10-2002-0018414A KR20020018414A KR100501495B1 KR 100501495 B1 KR100501495 B1 KR 100501495B1 KR 20020018414 A KR20020018414 A KR 20020018414A KR 100501495 B1 KR100501495 B1 KR 100501495B1
Authority
KR
South Korea
Prior art keywords
interconnection
layer
titanium
tin
monitoring
Prior art date
Application number
KR10-2002-0018414A
Other languages
English (en)
Other versions
KR20030079408A (ko
Inventor
유흥렬
Original Assignee
동부아남반도체 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부아남반도체 주식회사 filed Critical 동부아남반도체 주식회사
Priority to KR10-2002-0018414A priority Critical patent/KR100501495B1/ko
Publication of KR20030079408A publication Critical patent/KR20030079408A/ko
Application granted granted Critical
Publication of KR100501495B1 publication Critical patent/KR100501495B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Geometry (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Automation & Control Theory (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 인터컨넥션 공정의 이상 유무를 모니터링하기 위해 상층부 도전체층간의 인터컨넥션층을 구현하기 위한 인터컨넥션 공정을 사각형 모양으로 구현하기 위한 것으로, 이를 위한 작용은 상층부 도전체층간에 인터컨넥션층을 이루며, 상층부 도전체층간은 인터컨넥션 공정을 거쳐 인터컨넥션층을 구현하며, 인터컨넥션 공정을 사각형 모양으로 구현하여 인터컨넥션 공정을 모니터링하는 것을 특징으로 한다. 따라서, 기존의 프로세스 제어 모니터 패턴에서 세분화할 수 없었던 각 레이어(layer)간 인터컨넥션 문제를 더욱 정확하면서 신속하게 추적하여 해결할 수 있으며, 또한 기존의 인터컨넥션 막질과 상층부 배선층을 세부적으로 확인할 수 있는 효과가 있다.

Description

상층부 인터컨넥션 공정의 모니터링 방법{METHOD FOR MONITORING OF HIGH LEVEL INTERCONNECTION PROCESS}
본 발명은 인터컨넥션 층과 상층부 도전체 도전체층간을 각각 세분화시켜 인터컨넥션 공정의 이상유무를 확인할 수 있는 상층부 인터컨넥션(interconnection) 공정의 모니터링 방법에 관한 것이다.
통상적으로, 종래 반도체 소자 제조 공정은 메탈을 통한 메탈(metal to via to metal)의 저항을 모니터링하기 위한 패턴으로, 도 1을 참조하면, 종래 인터컨넥션 공정의 단면도를 도시한 도면이다.
즉, 상층부 도전체층(1)과, 도전체층간의 인터컨넥션(2)과, 하층부 도전체층(3)에 대하여 도시한 도면으로, 패턴을 여러 개 반복하여 상층부와 하층부의 인터컨넥션 공정을 홀(Hole) 공정으로 구현시킨 저항을 모니터링하여 프로세스 이상 유무에 대하여 점검하는 기술인 바, 배선 공정 중 프로세스 컨트롤 모니터 패턴에 대하여 세분할 수 없으며, 또한 인터컨넥션 막질과 상층부 배선층에 대하여는 모니터링의 한계가 있어 세부적으로 알 수 없다는 문제점이 있었다.
이에, 근래의 반도체 소자 제조 공정은 반도체 칩의 사이즈가 점차적으로 소형화 추세임에 따라 이에 대응하여 패턴(pattern)의 사이즈도 줄어들고 있는 실정이다.
이와 같이, 반도체 소자 및 패턴의 소형화에 따라 공정 기술 또한 발달하게 되어 각 도전체 막의 인터컨넥션 공정에 대하여 모니터링 해야할 필요가 있으며, 이를 통하여 도전체층간의 인터컨넥션층과 상층부 도전체층간을 각각 세분화시켜 모니터링하는 방법이 요구된다.
따라서, 본 발명은 상술한 필요성에 의하여 안출된 것으로, 그 목적은 인터컨넥션 공정의 이상 유무를 모니터링하기 위해 상층부 도전체층간의 인터컨넥션층을 구현하기 위한 인터컨넥션 공정을 사각형 모양으로 구현할 수 있는 상층부 인터컨넥션 공정의 모니터링 방법을 제공함에 있다.
이러한 목적을 달성하기 위한 본 발명에서 상층부 인터컨넥션 공정의 모니터링 방법은 상층부 도전체층간에 인터컨넥션층을 이루며, 상층부 도전체층간은 인터컨넥션 공정을 거쳐 인터컨넥션층을 구현하며, 인터컨넥션 공정을 사각형 모양으로 구현하여 인터컨넥션 공정을 모니터링하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 구성 및 동작에 대하여 상세히 설명한다.
도 2는 본 발명에 따른 모니터링을 위한 상층부 인터컨넥션 공정 과정을 도시한 단면도로서, 상층부 도전체층(10)간에 인터컨넥션층(20)으로 이루어져 있는데, 이 상층부 도전체층(10)간은 인터컨넥션 공정을 거쳐 인터컨넥션층(20)을 구현할 수 있다.
보다 상세하게 설명하면, 상층부 도전체층(10)간의 인터컨넥션층(20)을 구현하기 위한 인터컨넥션 공정을 도 2에 도시된 바와 같이, 사각형 모양으로 구현한다. 그리고, 상층부 도전체층(10)간의 인터컨넥션층(20)을 구현하기 위한 인터컨넥션 공정을 텅스텐(W)-씨엠피(Chemical Mechanical Polishing, CMP) 공정을 사용한다. 즉, 상층부 도전체층(10)의 구조는 세 가지로 구분되는데, 먼저 티타늄(Ti)/알루미늄(Al)/티타늄(Ti)/질화 티타늄(TiN)의 층으로 이루어져 있고, 다음으로, 상층부 도전체층(10)의 구조는 티타늄(Ti)/질화 티타늄(TiN)/알루미늄(Al)/티타늄(Ti)/질화 티타늄(TiN)의 층으로 이루어져 있으며, 마지막으로, 상층부 도전체층(10)의 구조는 티타늄(Ti)/질화 티타늄(TiN)/알루미늄(Al)/질화 티타늄(TiN)의 층으로 이루어져 있다.이러한 구조를 통해 상층부 도전체층(10)의 배선을 공정한 후, 합금 형성을 위한 어닐링(annealing)을 갖도록 한다.
삭제
삭제
삭제
삭제
한편, 상층부 도전체층(10)간의 인터컨넥션층(20)을 구현하기 위한 인터컨넥션 공정을 텅스텐(W)-에치백(etchback) 공정을 사용한다.즉, 상층부 도전체층(10)의 구조는 세 가지로 구분되는데, 먼저 티타늄(Ti)/알루미늄(Al)/티타늄(Ti)/질화 티타늄(TiN)의 층으로 이루어져 있고, 다음으로, 상층부 도전체층(10)의 구조는 티타늄(Ti)/질화 티타늄(TiN)/알루미늄(Al)/티타늄(Ti)/질화 티타늄(TiN)의 층으로 이루어져 있으며, 마지막으로, 상층부 도전체층(10)의 구조는 티타늄(Ti)/질화 티타늄(TiN)/알루미늄(Al)/질화 티타늄(TiN)의 층으로 이루어져 있다.이러한 구조를 통해 상층부 도전체층(10)의 배선을 공정한 후, 합금 형성을 위한 어닐링(annealing)을 갖도록 한다.상술한 바와 같이, 상층부 도전체층(10)간의 인터컨넥션층(20)을 구현하기 위한 인터컨넥션 공정의 이상 유무를 모니터링(monitoring)할 수 있는데, 이 모니터링은 상층부 도전체층(10)간의 인터컨넥션층(20)을 구현하기 위한 인터컨넥션 공정에 대한 이상 유무를 확인할 수 있는 것이다.
삭제
삭제
상기와 같이 설명한 본 발명은 인터컨넥션 공정의 이상 유무를 모니터링하기 위해 상층부 도전체층간의 인터컨넥션층을 구현하기 위한 인터컨넥션 공정을 사각형 모양으로 구현함으로써, 기존의 프로세스 제어 모니터 패턴에서 세분화할 수 없었던 각 레이어(layer)간 인터컨넥션 문제를 더욱 정확하면서 신속하게 추적하여 해결할 수 있으며, 또한 기존의 인터컨넥션 막질과 상층부 배선층을 세부적으로 확인할 수 있는 효과가 있다.
도 1은 종래 인터컨넥션 공정의 단면도를 도시한 도면이며,
도 2는 본 발명에 따른 상층부 인터컨넥션 공정을 위한 평면도이다. <도면의 주요부분에 대한 부호의 설명>
삭제
10 : 상층부 도전체층 20 : 도전체층간의 인터컨넥션층

Claims (14)

  1. 상층부 도전체층간에 인터컨넥션층을 이루며,
    상기 상층부 도전체층간은 인터컨넥션 공정을 거쳐 인터컨넥션층을 구현하며,
    상기 인터컨넥션 공정을 사각형 모양으로 구현하여 상기 인터컨넥션 공정을 모니터링하는 것을 특징으로 하는 상층부 인터컨넥션 공정의 모니터링 방법.
  2. 제 1 항에 있어서,
    상기 상층부 도전체층간의 인터컨넥션층을 구현하기 위한 인터컨넥션 공정은, 텅스텐(W)-씨엠피(CMP) 공정인 것을 특징으로 하는 상층부 인터컨넥션 공정의 모니터링 방법.
  3. 제 1 항에 있어서,
    상기 상층부 도전체층간의 인터컨넥션층을 구현하기 위한 인터컨넥션 공정은, 텅스텐(W)-에치백(etchback) 공정인 것을 특징으로 하는 상층부 인터컨넥션 공정의 모니터링 방법.
  4. 제 2 항에 있어서,
    상기 텅스텐(W)-씨엠피(CMP) 공정에서의 상층부 도전체층의 구조는, 티타늄(Ti)/알루미늄(Al)/티타늄(Ti)/질화 티타늄(TiN) 층으로 이루어진 것을 특징으로 하는 상층부 인터컨넥션 공정의 모니터링 방법.
  5. 제 2 항에 있어서,
    상기 텅스텐(W)-씨엠피(CMP) 공정에서의 상층부 도전체층의 구조는, 티타늄(Ti)/질화 티타늄(TiN)/알루미늄(Al)/티타늄(Ti)/질화 티타늄(TiN)의 층으로 이루어진 것을 특징으로 하는 상층부 인터컨넥션 공정의 모니터링 방법.
  6. 제 2 항에 있어서,
    상기 텅스텐(W)-씨엠피(CMP) 공정에서의 상층부 도전체층의 구조는, 티타늄(Ti)/질화 티타늄(TiN)/알루미늄(Al)/질화 티타늄(TiN)의 층으로 이루어진 것을 특징으로 하는 상층부 인터컨넥션 공정의 모니터링 방법.
  7. 제 4 항 내지 제 6 항중 어느 한 항에 있어서,
    상기 상층부 도전체층의 구조를 통해 상기 상층부 도전체층의 배선을 공정한 후, 합금 형성을 위한 어닐링을 갖도록 하는 것을 특징으로 하는 상층부 인터컨넥션 공정의 모니터링 방법.
  8. 제 3 항에 있어서,
    상기 텅스텐(W)-에치백 공정에서의 상층부 도전체층의 구조는, 티타늄(Ti)/알루미늄(Al)/티타늄(Ti)/질화 티타늄(TiN) 층으로 이루어진 것을 특징으로 하는 상층부 인터컨넥션 공정의 모니터링 방법.
  9. 제 3 항에 있어서,
    상기 텅스텐(W)-에치백 공정에서의 상층부 도전체층의 구조는, 티타늄(Ti)/질화 티타늄(TiN)/알루미늄(Al)/티타늄(Ti)/질화 티타늄(TiN)의 층으로 이루어진 것을 특징으로 하는 상층부 인터컨넥션 공정의 모니터링 방법.
  10. 제 3 항에 있어서,
    상기 텅스텐(W)-에치백 공정에서의 상층부 도전체층의 구조는, 티타늄(Ti)/질화 티타늄(TiN)/알루미늄(Al)/질화 티타늄(TiN)의 층으로 이루어진 것을 특징으로 하는 상층부 인터컨넥션 공정의 모니터링 방법.
  11. 제 8 항 내지 제 10 항중 어느 한 항에 있어서,
    상기 상층부 도전체층의 구조를 통해 상기 상층부 도전체층의 배선을 공정한 후, 합금 형성을 위한 어닐링을 갖도록 하는 것을 특징으로 하는 상층부 인터컨넥션 공정의 모니터링 방법.
  12. 삭제
  13. 삭제
  14. 삭제
KR10-2002-0018414A 2002-04-04 2002-04-04 상층부 인터컨넥션 공정의 모니터링 방법 KR100501495B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-2002-0018414A KR100501495B1 (ko) 2002-04-04 2002-04-04 상층부 인터컨넥션 공정의 모니터링 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2002-0018414A KR100501495B1 (ko) 2002-04-04 2002-04-04 상층부 인터컨넥션 공정의 모니터링 방법

Publications (2)

Publication Number Publication Date
KR20030079408A KR20030079408A (ko) 2003-10-10
KR100501495B1 true KR100501495B1 (ko) 2005-07-18

Family

ID=32377781

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2002-0018414A KR100501495B1 (ko) 2002-04-04 2002-04-04 상층부 인터컨넥션 공정의 모니터링 방법

Country Status (1)

Country Link
KR (1) KR100501495B1 (ko)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000045377A (ko) * 1998-12-30 2000-07-15 김영환 반도체소자의 도전배선 형성방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000045377A (ko) * 1998-12-30 2000-07-15 김영환 반도체소자의 도전배선 형성방법

Also Published As

Publication number Publication date
KR20030079408A (ko) 2003-10-10

Similar Documents

Publication Publication Date Title
DE10110566B4 (de) Bondinsel mit Stützstruktur in Halbleiterchip
DE102011087279A1 (de) Verfahren zur Herstellung eines Halbleiterbauelements
KR100676039B1 (ko) 관통전극을 통해 웨이퍼 하면에 외부접속단자를 형성시킨웨이퍼 레벨 칩스케일 패키지 제조방법
DE102004005697B4 (de) Herstellungsverfahren für eine widerstandsfähige Via-Struktur und zugehörige Via-Struktur
KR20040098214A (ko) 금속 배선 및 금속 저항을 포함하는 반도체 소자 및 그제조 방법
DE10240405B4 (de) Verfahren zum Ausbilden einer selbstjustierten Antifuse-Verbindung
JP4848137B2 (ja) 半導体装置およびその製造方法
CN106898589B (zh) 集成电路
US7087350B2 (en) Method for combining via patterns into a single mask
KR100501495B1 (ko) 상층부 인터컨넥션 공정의 모니터링 방법
CN113451200A (zh) 半导体器件及其形成方法
DE102018122031A1 (de) Verfahren zur Ausbildung von Umverdrahtungsleitungen und Verfahren zur Herstellung von Halbleiterbauelementen, die selbige verwenden
KR100480895B1 (ko) 다층 병렬 역 구조를 갖는 엠아이엠 캐패시터 형성방법
DE102016117031A1 (de) Halbleiterstruktur und Herstellungsverfahren davon
KR101997155B1 (ko) 반도체 소자의 제조 방법
US20090014717A1 (en) Test ic structure
DE102007063844B3 (de) Integrierte Schaltung und Verfahren zu deren Herstellung, Elektronisches System
KR20000013571A (ko) 반도체소자의 다층 배선 형성방법
TWI575703B (zh) 逆熔絲結構及其編程方法
KR20060075728A (ko) 반도체 소자의 금속 배선 형성 방법
KR100501497B1 (ko) 하층부 인터컨넥션 공정의 모니터링 방법
KR20090055772A (ko) 반도체 소자의 금속 배선 형성 방법
US5212352A (en) Self-aligned tungsten-filled via
KR100475532B1 (ko) 반도체 소자의 금속 배선 형성 방법
KR20040070709A (ko) 반도체 금속 라인 제조 공정에서의 에어 갭 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100624

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee