KR100501495B1 - 상층부 인터컨넥션 공정의 모니터링 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 69
- 238000012544 monitoring process Methods 0.000 title claims description 18
- 239000004020 conductor Substances 0.000 claims abstract description 27
- 239000010936 titanium Substances 0.000 claims description 40
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 20
- 229910052719 titanium Inorganic materials 0.000 claims description 20
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 19
- 229910052782 aluminium Inorganic materials 0.000 claims description 12
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 12
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 10
- 229910052721 tungsten Inorganic materials 0.000 claims description 10
- 239000010937 tungsten Substances 0.000 claims description 10
- 239000000956 alloy Substances 0.000 claims description 4
- 229910045601 alloy Inorganic materials 0.000 claims description 4
- 238000000137 annealing Methods 0.000 claims description 4
- 230000005856 abnormality Effects 0.000 abstract description 7
- 238000004886 process control Methods 0.000 abstract description 3
- 239000010410 layer Substances 0.000 description 51
- 239000004065 semiconductor Substances 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- BLOIXGFLXPCOGW-UHFFFAOYSA-N [Ti].[Sn] Chemical compound [Ti].[Sn] BLOIXGFLXPCOGW-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
- H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
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- H01—ELECTRIC ELEMENTS
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Layout of the interconnection structure
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Geometry (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Automation & Control Theory (AREA)
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Abstract
본 발명은 인터컨넥션 공정의 이상 유무를 모니터링하기 위해 상층부 도전체층간의 인터컨넥션층을 구현하기 위한 인터컨넥션 공정을 사각형 모양으로 구현하기 위한 것으로, 이를 위한 작용은 상층부 도전체층간에 인터컨넥션층을 이루며, 상층부 도전체층간은 인터컨넥션 공정을 거쳐 인터컨넥션층을 구현하며, 인터컨넥션 공정을 사각형 모양으로 구현하여 인터컨넥션 공정을 모니터링하는 것을 특징으로 한다. 따라서, 기존의 프로세스 제어 모니터 패턴에서 세분화할 수 없었던 각 레이어(layer)간 인터컨넥션 문제를 더욱 정확하면서 신속하게 추적하여 해결할 수 있으며, 또한 기존의 인터컨넥션 막질과 상층부 배선층을 세부적으로 확인할 수 있는 효과가 있다.
Description
본 발명은 인터컨넥션 층과 상층부 도전체 도전체층간을 각각 세분화시켜 인터컨넥션 공정의 이상유무를 확인할 수 있는 상층부 인터컨넥션(interconnection) 공정의 모니터링 방법에 관한 것이다.
통상적으로, 종래 반도체 소자 제조 공정은 메탈을 통한 메탈(metal to via to metal)의 저항을 모니터링하기 위한 패턴으로, 도 1을 참조하면, 종래 인터컨넥션 공정의 단면도를 도시한 도면이다.
즉, 상층부 도전체층(1)과, 도전체층간의 인터컨넥션(2)과, 하층부 도전체층(3)에 대하여 도시한 도면으로, 패턴을 여러 개 반복하여 상층부와 하층부의 인터컨넥션 공정을 홀(Hole) 공정으로 구현시킨 저항을 모니터링하여 프로세스 이상 유무에 대하여 점검하는 기술인 바, 배선 공정 중 프로세스 컨트롤 모니터 패턴에 대하여 세분할 수 없으며, 또한 인터컨넥션 막질과 상층부 배선층에 대하여는 모니터링의 한계가 있어 세부적으로 알 수 없다는 문제점이 있었다.
이에, 근래의 반도체 소자 제조 공정은 반도체 칩의 사이즈가 점차적으로 소형화 추세임에 따라 이에 대응하여 패턴(pattern)의 사이즈도 줄어들고 있는 실정이다.
이와 같이, 반도체 소자 및 패턴의 소형화에 따라 공정 기술 또한 발달하게 되어 각 도전체 막의 인터컨넥션 공정에 대하여 모니터링 해야할 필요가 있으며, 이를 통하여 도전체층간의 인터컨넥션층과 상층부 도전체층간을 각각 세분화시켜 모니터링하는 방법이 요구된다.
따라서, 본 발명은 상술한 필요성에 의하여 안출된 것으로, 그 목적은 인터컨넥션 공정의 이상 유무를 모니터링하기 위해 상층부 도전체층간의 인터컨넥션층을 구현하기 위한 인터컨넥션 공정을 사각형 모양으로 구현할 수 있는 상층부 인터컨넥션 공정의 모니터링 방법을 제공함에 있다.
이러한 목적을 달성하기 위한 본 발명에서 상층부 인터컨넥션 공정의 모니터링 방법은 상층부 도전체층간에 인터컨넥션층을 이루며, 상층부 도전체층간은 인터컨넥션 공정을 거쳐 인터컨넥션층을 구현하며, 인터컨넥션 공정을 사각형 모양으로 구현하여 인터컨넥션 공정을 모니터링하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 구성 및 동작에 대하여 상세히 설명한다.
도 2는 본 발명에 따른 모니터링을 위한 상층부 인터컨넥션 공정 과정을 도시한 단면도로서, 상층부 도전체층(10)간에 인터컨넥션층(20)으로 이루어져 있는데, 이 상층부 도전체층(10)간은 인터컨넥션 공정을 거쳐 인터컨넥션층(20)을 구현할 수 있다.
보다 상세하게 설명하면, 상층부 도전체층(10)간의 인터컨넥션층(20)을 구현하기 위한 인터컨넥션 공정을 도 2에 도시된 바와 같이, 사각형 모양으로 구현한다. 그리고, 상층부 도전체층(10)간의 인터컨넥션층(20)을 구현하기 위한 인터컨넥션 공정을 텅스텐(W)-씨엠피(Chemical Mechanical Polishing, CMP) 공정을 사용한다. 즉, 상층부 도전체층(10)의 구조는 세 가지로 구분되는데, 먼저 티타늄(Ti)/알루미늄(Al)/티타늄(Ti)/질화 티타늄(TiN)의 층으로 이루어져 있고, 다음으로, 상층부 도전체층(10)의 구조는 티타늄(Ti)/질화 티타늄(TiN)/알루미늄(Al)/티타늄(Ti)/질화 티타늄(TiN)의 층으로 이루어져 있으며, 마지막으로, 상층부 도전체층(10)의 구조는 티타늄(Ti)/질화 티타늄(TiN)/알루미늄(Al)/질화 티타늄(TiN)의 층으로 이루어져 있다.이러한 구조를 통해 상층부 도전체층(10)의 배선을 공정한 후, 합금 형성을 위한 어닐링(annealing)을 갖도록 한다.
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한편, 상층부 도전체층(10)간의 인터컨넥션층(20)을 구현하기 위한 인터컨넥션 공정을 텅스텐(W)-에치백(etchback) 공정을 사용한다.즉, 상층부 도전체층(10)의 구조는 세 가지로 구분되는데, 먼저 티타늄(Ti)/알루미늄(Al)/티타늄(Ti)/질화 티타늄(TiN)의 층으로 이루어져 있고, 다음으로, 상층부 도전체층(10)의 구조는 티타늄(Ti)/질화 티타늄(TiN)/알루미늄(Al)/티타늄(Ti)/질화 티타늄(TiN)의 층으로 이루어져 있으며, 마지막으로, 상층부 도전체층(10)의 구조는 티타늄(Ti)/질화 티타늄(TiN)/알루미늄(Al)/질화 티타늄(TiN)의 층으로 이루어져 있다.이러한 구조를 통해 상층부 도전체층(10)의 배선을 공정한 후, 합금 형성을 위한 어닐링(annealing)을 갖도록 한다.상술한 바와 같이, 상층부 도전체층(10)간의 인터컨넥션층(20)을 구현하기 위한 인터컨넥션 공정의 이상 유무를 모니터링(monitoring)할 수 있는데, 이 모니터링은 상층부 도전체층(10)간의 인터컨넥션층(20)을 구현하기 위한 인터컨넥션 공정에 대한 이상 유무를 확인할 수 있는 것이다.
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상기와 같이 설명한 본 발명은 인터컨넥션 공정의 이상 유무를 모니터링하기 위해 상층부 도전체층간의 인터컨넥션층을 구현하기 위한 인터컨넥션 공정을 사각형 모양으로 구현함으로써, 기존의 프로세스 제어 모니터 패턴에서 세분화할 수 없었던 각 레이어(layer)간 인터컨넥션 문제를 더욱 정확하면서 신속하게 추적하여 해결할 수 있으며, 또한 기존의 인터컨넥션 막질과 상층부 배선층을 세부적으로 확인할 수 있는 효과가 있다.
도 1은 종래 인터컨넥션 공정의 단면도를 도시한 도면이며,
도 2는 본 발명에 따른 상층부 인터컨넥션 공정을 위한 평면도이다. <도면의 주요부분에 대한 부호의 설명>
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10 : 상층부 도전체층 20 : 도전체층간의 인터컨넥션층
Claims (14)
- 상층부 도전체층간에 인터컨넥션층을 이루며,상기 상층부 도전체층간은 인터컨넥션 공정을 거쳐 인터컨넥션층을 구현하며,상기 인터컨넥션 공정을 사각형 모양으로 구현하여 상기 인터컨넥션 공정을 모니터링하는 것을 특징으로 하는 상층부 인터컨넥션 공정의 모니터링 방법.
- 제 1 항에 있어서,상기 상층부 도전체층간의 인터컨넥션층을 구현하기 위한 인터컨넥션 공정은, 텅스텐(W)-씨엠피(CMP) 공정인 것을 특징으로 하는 상층부 인터컨넥션 공정의 모니터링 방법.
- 제 1 항에 있어서,상기 상층부 도전체층간의 인터컨넥션층을 구현하기 위한 인터컨넥션 공정은, 텅스텐(W)-에치백(etchback) 공정인 것을 특징으로 하는 상층부 인터컨넥션 공정의 모니터링 방법.
- 제 2 항에 있어서,상기 텅스텐(W)-씨엠피(CMP) 공정에서의 상층부 도전체층의 구조는, 티타늄(Ti)/알루미늄(Al)/티타늄(Ti)/질화 티타늄(TiN) 층으로 이루어진 것을 특징으로 하는 상층부 인터컨넥션 공정의 모니터링 방법.
- 제 2 항에 있어서,상기 텅스텐(W)-씨엠피(CMP) 공정에서의 상층부 도전체층의 구조는, 티타늄(Ti)/질화 티타늄(TiN)/알루미늄(Al)/티타늄(Ti)/질화 티타늄(TiN)의 층으로 이루어진 것을 특징으로 하는 상층부 인터컨넥션 공정의 모니터링 방법.
- 제 2 항에 있어서,상기 텅스텐(W)-씨엠피(CMP) 공정에서의 상층부 도전체층의 구조는, 티타늄(Ti)/질화 티타늄(TiN)/알루미늄(Al)/질화 티타늄(TiN)의 층으로 이루어진 것을 특징으로 하는 상층부 인터컨넥션 공정의 모니터링 방법.
- 제 4 항 내지 제 6 항중 어느 한 항에 있어서,상기 상층부 도전체층의 구조를 통해 상기 상층부 도전체층의 배선을 공정한 후, 합금 형성을 위한 어닐링을 갖도록 하는 것을 특징으로 하는 상층부 인터컨넥션 공정의 모니터링 방법.
- 제 3 항에 있어서,상기 텅스텐(W)-에치백 공정에서의 상층부 도전체층의 구조는, 티타늄(Ti)/알루미늄(Al)/티타늄(Ti)/질화 티타늄(TiN) 층으로 이루어진 것을 특징으로 하는 상층부 인터컨넥션 공정의 모니터링 방법.
- 제 3 항에 있어서,상기 텅스텐(W)-에치백 공정에서의 상층부 도전체층의 구조는, 티타늄(Ti)/질화 티타늄(TiN)/알루미늄(Al)/티타늄(Ti)/질화 티타늄(TiN)의 층으로 이루어진 것을 특징으로 하는 상층부 인터컨넥션 공정의 모니터링 방법.
- 제 3 항에 있어서,상기 텅스텐(W)-에치백 공정에서의 상층부 도전체층의 구조는, 티타늄(Ti)/질화 티타늄(TiN)/알루미늄(Al)/질화 티타늄(TiN)의 층으로 이루어진 것을 특징으로 하는 상층부 인터컨넥션 공정의 모니터링 방법.
- 제 8 항 내지 제 10 항중 어느 한 항에 있어서,상기 상층부 도전체층의 구조를 통해 상기 상층부 도전체층의 배선을 공정한 후, 합금 형성을 위한 어닐링을 갖도록 하는 것을 특징으로 하는 상층부 인터컨넥션 공정의 모니터링 방법.
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Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0018414A KR100501495B1 (ko) | 2002-04-04 | 2002-04-04 | 상층부 인터컨넥션 공정의 모니터링 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0018414A KR100501495B1 (ko) | 2002-04-04 | 2002-04-04 | 상층부 인터컨넥션 공정의 모니터링 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20030079408A KR20030079408A (ko) | 2003-10-10 |
| KR100501495B1 true KR100501495B1 (ko) | 2005-07-18 |
Family
ID=32377781
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2002-0018414A KR100501495B1 (ko) | 2002-04-04 | 2002-04-04 | 상층부 인터컨넥션 공정의 모니터링 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100501495B1 (ko) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000045377A (ko) * | 1998-12-30 | 2000-07-15 | 김영환 | 반도체소자의 도전배선 형성방법 |
-
2002
- 2002-04-04 KR KR10-2002-0018414A patent/KR100501495B1/ko not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000045377A (ko) * | 1998-12-30 | 2000-07-15 | 김영환 | 반도체소자의 도전배선 형성방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20030079408A (ko) | 2003-10-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 20020404 |
|
| PA0201 | Request for examination | ||
| PG1501 | Laying open of application | ||
| E902 | Notification of reason for refusal | ||
| PE0902 | Notice of grounds for rejection |
Comment text: Notification of reason for refusal Patent event date: 20040308 Patent event code: PE09021S01D |
|
| E90F | Notification of reason for final refusal | ||
| PE0902 | Notice of grounds for rejection |
Comment text: Final Notice of Reason for Refusal Patent event date: 20041014 Patent event code: PE09021S02D |
|
| E701 | Decision to grant or registration of patent right | ||
| PE0701 | Decision of registration |
Patent event code: PE07011S01D Comment text: Decision to Grant Registration Patent event date: 20050419 |
|
| GRNT | Written decision to grant | ||
| PR0701 | Registration of establishment |
Comment text: Registration of Establishment Patent event date: 20050706 Patent event code: PR07011E01D |
|
| PR1002 | Payment of registration fee |
Payment date: 20050707 End annual number: 3 Start annual number: 1 |
|
| PG1601 | Publication of registration | ||
| PR1001 | Payment of annual fee |
Payment date: 20080630 Start annual number: 4 End annual number: 4 |
|
| PR1001 | Payment of annual fee |
Payment date: 20090701 Start annual number: 5 End annual number: 5 |
|
| FPAY | Annual fee payment |
Payment date: 20100624 Year of fee payment: 6 |
|
| PR1001 | Payment of annual fee |
Payment date: 20100624 Start annual number: 6 End annual number: 6 |
|
| LAPS | Lapse due to unpaid annual fee | ||
| PC1903 | Unpaid annual fee |