KR100501199B1 - 적층칩 부품의 단자 전극용 페이스트 조성물 및 이를이용한 적층칩 부품의 제조방법 - Google Patents

적층칩 부품의 단자 전극용 페이스트 조성물 및 이를이용한 적층칩 부품의 제조방법 Download PDF

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Abstract

본 발명은 적층칩 부품의 단자전극용 페이스트 조성물 및 이를 이용한 적층칩 콘덴서의 제조방법에 관한 것으로서, 우수한 생산성 및 편리성을 확보할 수 있을 뿐만 아니라 단자 전극표면으로의 그라스 용출을 방지할 수 있는 칩부품 단자전극용 페이스트 조성물 및 이를 이용하여 제조된 적층칩 부품을 제공하고자 하는데, 그 목적이 있는 것이다.
본 발명은 도전성 금속 파우더 : 65∼75 중량%, 그라스 프릿: 3∼15 중량%, 및 필러로서 SiO2: 0.7 ∼10중량%, Al2O3: 0.4 ∼10중량% 및 ZrO2 : 0.2 ∼8.0중량%로 이루어진 그룹으로부터 선택된 1종 또는 2종이상을 함유하고, 필러가 2종 이상이면 그 합량이 0.6∼10중량%가 되도록 조성되는 기본 페이스트에, 이 기본 페이스트의 중량에 대하여 5∼20중량%의 바인더를 포함하여 이루어진 칩 부품 단자 전극용 페이스트 조성물 및 이를 이용한 적층칩 부품의 제조 방법을 그 요지로 한다.
본 발명에 의하면, 우수한 생산성 및 편리성을 확보할 수 있을 뿐만 아니라 단자 전극표면으로의 그라스 용출을 방지할 수 있어 도금성, 납땜성 및 단자 전극의 치밀도를 개선시킬 수 있는 효과가 있는 것이다.

Description

적층칩 부품의 단자 전극용 페이스트 조성물 및 이를 이용한 적층칩 부품의 제조방법{THE COMPOSITION OF CONDUCTIVE PASTE FOR TERMINATION ELECTRODE OF MULTILAYERED COMPONENT AND THE MANUFACTURING PROCESS OF THE SAME}
본 발명은 적층형 콘덴서, 적층형 인덕터, 적층형 저항과 같은 적층칩 부품의 단자전극용 페이스트(paste) 조성물 및 이를 이용하여 적층칩 부품을 제조하는 방법에 관한 것으로서, 보다 상세하게는 단자전극 소성시 전극표면으로의 그라스 유동에 대한 안정성을 확보할 수 있는 적층칩 부품의 단자전극용 페이스트 조성물 및 이를 이용한 적층칩 부품의 제조방법에 관한 것이다.
적층칩 부품은 도 1에 나타난 바와 같이 유전체 조성의 세라믹 파우더 슬러리를 이용하여 얇은 유전체 시트(1)을 제조한 후, 그 위에 일정 패턴의 내부전극 층(2)를 인쇄한 다음, 이를 교대로 적층 및 소성하여 유전체 소체(3)을 제조한다.
상기와 같이 제조된 유전체 소체 (3)의 양 끝단에 외부 회로와의 연결 역할을 하는 단자 전극(4)를 인쇄하고 소성한 후 납땜성의 부여를 위해 Ni 도금층 (5)와 솔더(solder)도금층 (6)을 형성한다.
적층칩 부품의 기본적인 특성은 거의 대부분 내부전극 (2)와 유전체 시트 (1)로 구성된 유전체 소체(3)에 의해 결정된다.
하지만, 적층칩 부품을 사용하는 사용자가 주로 겪는 사용상의 불편함은 주로 칩의 실장 특성 및 납땜성과 연관된 특성이다.
특히, 최근의 세트의 경량, 소형화 추세의 급격한 진행으로 인해 칩 부품간의 간격이 매우 작아지고 있으며, 이를 위한 정밀 실장 기술 및 납땜 기술이 날로 발전하고 있다.
따라서, 적층 칩부품의 단자 전극 및 도금층과 연관된 실장 및 납땜 특성에 대한 중요성이 갈수록 커지고 있다.
상기와 같은 적층 칩부품의 실장성 및 납땜성의 경우 단자 전극, 특히 단자 전극의 표면 상태에 의해 많은 영향을 받는다.
즉, 단자 전극의 소성 후 표면 상태가 깨끗해야 이후 공정인 도금 공정의 도금층 특성이 개선될 수 있으며, 이렇게 함으로써 납땜 특성이 개선될 수 있다.
단자 전극의 표면 불량에는 여러 가지 원인이 있을 수 있으나, 크게 치밀도 저하로 인한 편평도 취약과 페이스트 내부의 접착력 구현을 위해 사용하는 그라스 프릿(glass frit) 성분이 단자 전극 표면으로 용출되어 미도금 현상이 발생하는 경우가 가장 큰 문제로 대두되고 있다.
상기한 문제점과 관련하여 일본 특허공개 평 8-97075호에서는 소부전극용의 전극 페이스트를 세라믹 소체의 단면에 도포하고, 그 위에 금속박 소편(小片)을 부착시켜 소부하는 방법을 제시하고 있다.
상기 방법에 의하면, 용출되는 그라스 성분의 표면에 금속박을 부착시킬 수 있어 도금부착성의 열화를 완화시킬 수 있다.
그러나, 상기 방법의 경우에는 소부전극 표면 전체를 금속박의 소편으로 피복하는 것이 어려워 소부전극의 전면에 금속도금층을 형성하는 것이 곤란하다는 문제점이 있다.
또한, 상기 방법은 소부전극 표면에 금속박을 균일하게 부착하는 것이 곤란하여 금속도금층을 균일하게 형성하는 것이 곤란하다는 문제점이 있다.
일본 특허공개 2003-243245호에는 상기 일본 특허공개 평 8-97075호에 제시되어 있는 방법의 문제점을 해결하기 위한 기술이 제안되어 있다.
일본 특허공개 2003-243245호에서는 세라믹 소체, 금속성분과 그라스 성분을 포함하는 전극 페이스트를 소부하는 것에 의하여 상기 세라믹 소체의 단면에 형성되는 소부전극, 금속성분을 포함하고 또한 유리성분을 포함하지 않는 재료를 이용하여 상기 소부전극을 피복하도록 형성되는 코팅층 및 상기 코팅층을 피복하도록 형성되는 금속도금층을 포함하는 세라믹 전자부품 및 이것을 제조하는 방법을 제시하고 있다.
즉, 일본 특허공개 2003-243245호에서는 1차로 금속 성분과 그라스 프릿을 모두 포함한 1차 단자 전극을 우선 형성하고 나서, 다시 그 위에 금속 성분만을 포함하는 2차 단자 전극을 형성함으로써 단자 전극 표면의 그라스 성분 용출로 인한 도금성 저하를 개선하는 기술을 제안하고 있다.
그러나, 상기한 방법은 단자 전극 작업을 2회에 걸쳐 진행해야 하므로 충분한 편리성 및 생산성을 확보할 수 없으므로, 실제 양산에 적용하는데 어려움이 있다는 문제점이 있다.
그라스 프릿(glass frit) 성분이 단자 전극 표면으로 용출되어 야기되는 문제점을 해결하기 위한 또 다른 방법으로는 단자 전극 소부 후 단자 전극 표면을 습식 혹은 건식 연마를 적용함으로써 표면 특성을 개선하는 방법이 알려져 있다.
그러나, 상기 연마방법도 역시 제조 공정상 1단계의 공정을 더 추가하여야 하므로 경제적이지 못하다는 문제점이 있다.
본 발명자들은 상기한 종래기술의 제반 문제점을 해결하기 위하여 연구 및 실험을 행하고, 그 결과에 근거하여 본 발명을 제안하게 된 것으로서, 본 발명은 그 조성을 적절히 제어함으로써 적층 칩부품 제조시 우수한 생산성 및 편리성을 확보할 수 있을 뿐만 아니라 단자 전극표면으로의 그라스 용출을 방지할 수 있는 적층 칩부품 단자 전극용 페이스트 조성물 및 이를 이용하여 제조된 적층칩 부품을 제공하고자 하는데, 그 목적이 있는 것이다.
이하, 본 발명에 대하여 설명한다.
본 발명은 도전성 금속 파우더 : 65∼75 중량%, 그라스 프릿(Glass frit) : 3∼15 중량%, 및 필러로서 SiO2: 0.7 ∼10중량%, Al2O3: 0.4 ∼10중량% 및 ZrO2: 0.2 ∼8.0중량%로 이루어진 그룹으로부터 선택된 1종 또는 2종이상을 함유하고, 상기 필러가 2종 이상의 성분으로 이루어지는 경우에는 그 합량이 0.6∼10중량%가 되도록 조성되는 기본 페이스트와 기본 페이스트의 중량에 대하여 5∼20중량%의 유기물 바인더를 포함하여 이루어지는 것을 특징으로 하는 적층 칩부품 단자 전극용 페이스트 조성물에 관한 것이다.
또한, 본 발명은 유전체 시트에 일정 패턴의 내부전극 층을 인쇄한 후, 이를 교대로 적층 및 소성하여 유전체 소체를 제조한 다음, 단자전극용 페이스트를 사용하여 상기 유전체 소체의 양 끝단에 단자 전극을 인쇄하고 소성하는 공정을 포함하는 적층 칩부품의 제조방법에 있어서,
상기 단자 전극용 페이스트로서 상기한 본 발명의 적층 칩부품 단자 전극용 페이스트 조성물을 사용하는 것을 특징으로 하는 적층 칩부품의 제조방법에 관한 것이다.
이하, 본 발명에 대하여 상세히 설명한다.
본 발명은 적층형 콘덴서, 적층형 인덕터, 적층형 저항과 같은 적층칩 부품의 단자 전극에 바람직하게 적용된다.
또한, 본 발명은 유전체 시트에 일정 패턴의 내부전극 층을 인쇄한 후, 이를 교대로 적층 및 소성하여 유전체 소체를 제조한 다음, 단자전극용 페이스트를 사용하여 상기 유전체 소체의 양 끝단에 단자 전극을 인쇄하고 소성하는 공정을 포함하는 적층 칩부품의 제조방법에 바람직하게 적용된다.
칩 부품을 제조하기 위해서는 유전체 조성의 세라믹 파우더 슬러리를 이용하여 얇은 유전체 시트을 제조한 후, 그 위에 일정 패턴의 내부전극 층를 인쇄한 후 이를 교대로 적층 및 소성하여 유전체 소체을 제조한 다음, 단자 전극 페이스트 조성물을 이용하여 상기 유전체 소체의 양 끝단에 외부 회로와의 연결 역할을 하는 단자 전극을 형성한다.
상기 칩 부품의 단자 전극용 페이스트는 도체 역할을 수행하는 도전성 금속 파우더, 금속 파우더의 소성성 개선 및 세라믹 소체와 금속 단자 전극 사이의 접착력을 부여하는 그라스 프릿, 및 작업성 구현을 위한 유기물 바인더를 주성분으로 하고 있다.
물론, 단자 전극용 페이스트의 작업성 및 특성 개선을 위한 분산재, 청징재, 소포재 등의 첨가재를 소량 첨가하기도 한다.
본 발명에서는 도전성 금속 파우더, 그라스 프릿, 및 유기물 바인더를 포함하는 페이스트 조성에, 전극 소성시의 그라스 유동성을 제어하기 위한 필러를 추가로 첨가하는 것에 그 특징이 있는 것이다.
단자 전극은 외부 회로와 전기적으로 연결하는 도선의 역할을 하는 것으로서, 상기 도전성 금속 파우더의 함량이 너무 적은 경우에는 단자 전극의 역할을 할 수 없고, 너무 많은 경우에는 단자 전극과 유전체 소체의 접착력을 충분히 부여하지 못하게 되어 내부 전극과 유전체 소체가 분리될 우려가 있으므로, 그 함량은 65∼75 중량%로 설정하는 것이 바람직하다.
상기 도전성 금속으로는 Cu, Ag 또는 Ag-Pd합금등을 들수 있다.
상기 그라스 프릿으로는 B-Si계를 사용하는 것이 바람직하다.
보다 바람직한 그라스 프릿은 Zn-B-Si계와 Na-Li-B-Si계 그라스 프릿이다.
본 발명에서는 Zn-B-Si계와 Na-Li-B-Si계 그라스 프릿을 함께 사용하는 것이 바람직한데, 함께 사용하는 경우 Zn-B-Si계 그리스 프릿 : Na-Li-B-Si계 그라스 프릿의 중량비는 1:9∼9:1로 설정하는 것이 바람직하다.
상기 필러는 SiO2, Al2O3, 및 ZrO2로 이루어진 그룹으로부터 선택된 1종 또는 2종이상으로 이루어진다.
상기 필러로서 SiO2를 사용하는 경우에는 그 함량을 0.7 ∼10중량%로 설정하고, Al2O3를 사용하는 경우에는 그 함량을 0.4 ∼10중량%로 설정하고, ZrO2: 를 사용하는 경우에는 그 함량을 0.2 ∼8.0중량%로 설정한다,
그리고, 필러가 SiO2, Al2O3, 및 ZrO2로 이루어진 그룹으로부터 선택된 1종 또는 2종이상으로 이루어지는 경우에는 그 성분들의 합량이 0.6∼10중량%가 되도록 조성되어야 한다.
상기 필러는 그라스 프릿의 유동성을 억제하여 그라스가 전극 표면으로 용출되는 것을 방지하기 위하여 첨가되는 것으로서, 상기와 같이 그 첨가량을 제한한 이유는 그 양이 너무 적은 경우에는 첨가효과를 얻을 수 없고, 너무 많은 경우에는 전극 소성시 수축이 충분히 얼어나지 않아 치밀도가 떨어지기 때문이다.
상기와 같이, 도전성 금속 파우더, 그라스 프릿 및 필러로 이루어지는 기본 페이스트의 중량에 대하여 5∼20중량%의 유기물 바인더가 혼합된다.
상기 유기물 바인더로는 아크릴 수지와 터핀올 혹은 디하이드로터핀올계 용재를 사용하는 것이 바람직하다.
본 발명에 따라 필러성분을 추가로 첨가하여 단자 전극용 페이스트를 조성하는 경우에는 단자 전극의 소성을 위한 승온 단계에서 필러와 그라스 프릿이 반응함으로써 그라스의 연화 온도 이상에서 일어나는 그라스의 급격한 저점도화를 제어하게 된다.
또한, 그라스 프릿에 비해 분산성이 우수한 필러 성분 근처에 그라스 프릿이 고정되어 그라스가 전극 표면으로 이동하는 것을 차단해 준다.
상기와 같이, 내부전극을 소성한 후 단자 전극 표면으로 그라스가 용출되는 것을 차단함으로써 도금성 및 납땜성을 개선할 수 있고, 또한 단자 전극의 치밀도 개선을 위해 사용되는 그라스 프릿의 첨가량을 늘릴 수 있게 되어 단자 전극의 치밀도를 개선시킬 수 있다.
이하, 본 발명에 따라 적층 칩부품을 제조하는 방법에 대하여 설명한다.
본 발명에 따라 적층 칩부품을 제조하기 위해서는 유전체 조성의 세라믹 파우더 슬러리를 이용하여 얇은 유전체 시트을 제조한 후, 그 위에 일정 패턴의 내부전극 층을 인쇄한 후 이를 교대로 적층 및 소성하여 유전체 소체를 제조한다.
내부전극이 형성된 유전체 소체를 제조하는 공정은 통상적인 방법에 따라 행하면된다.
다음에, 상기한 본 발명의 적층 칩부품 단자 전극용 페이스트 조성물을 사용하여 상기와 같이 제조된 유전체 소체의 양 끝단에 외부 회로와의 연결 역할을 하는 단자 전극를 인쇄하고 건조 및 소성함으로써 단자 전극이 형성된다.
상기 단자 전극용 페이스트 조성물을 유전체 소체의 양 끝단에 인쇄하는 방법은 특별히 한정되는 것은 아니며, 그 예로는 디핑(dipping) 방식이나, 휠(wheel)에 의한 전사 방식을 들 수 있다.
상기 단자 전극용 페이스트 조성물을 인쇄한 후 건조할 시 바람직한 건조온도는 100∼200℃정도이다.
상기와 같이 단자 전극를 건조시킨 다음, 세터(setter) 혹은 금속 메쉬(mesh) 위에 정렬한 후 소성로에서 전극 소성을 진행하게 된다
다음에, 상기 단자 전극에 납땜성의 부여를 위해 Ni 도금층 과 솔더도금층을 형성함으로써 적층칩 부품이 제조된다.
이하, 실시예를 통하여 본 발명을 보다 구체적으로 설명한다.
(실시예)
구형의 Cu 파우더와 플레이크 형태의 Cu 파우더의 혼합물 70∼75중량%에 Zn-B-Si계 그라스 프릿과 Na-Li-B-Si계 그라스 프릿을 그 합량으로 4∼6 중량%를 첨가한 후 아크릴과 터핀올로 제조된 바인더액에 섞어서 단자 전극 페이스트를 제조하였다.
이때, 상기 페이스트에 하기 표 1과 같이 필러로서 ZrO2, Al2O3, SiO2 를 각각 첨가하였다.
상기와 같이 제조된 페이스트를 3216 size 저층칩 콘덴서의 단자 전극 부분에 인쇄하였다.
인쇄된 적층칩 콘덴서를 800℃에서 소부한 후 SEM을 이용하여 단자 전극 표면을 검사하여 표면의 그라스 용출의 발생 빈도를 확인하고, 그 결과를 하기 표 1에 나타내었다.
또한, 상기와 같이 제조된 시편에 Ni 및 Sn 도금을 실시한 후 납땜성 평가를 행하고, 그 결과를 하기 표 1에 나타내었다.
또한, 도금 진행 후의 도금액 침투가 발생한 칩의 빈도수를 측정하여 미소성 정도를 판단하고, 그 결과를 하기 표 1에 나타내었다.
시편 No. 필러종류 필러첨가량(중량%) 그라스용출빈도 납땜불량빈도 도금액침투빈도
종래예 - 미첨가 15/100 4/100 0/100
비교예 1 SiO2 0.3 10/100 2/100 0/100
비교예 2 SiO2 0.5 6/100 1/100 0/100
발명예 1 SiO2 1.0 0/100 0/100 0/100
발명예 2 SiO2 5.0 0/100 0/100 0/100
발명예 3 SiO2 10.0 0/100 0/100 3/100
비교예 3 Al2O3 0.3 3/100 1/100 0/100
발명예 4 Al2O3 0.5 0/100 0/100 0/100
발명예 5 Al2O3 1.0 0/100 0/100 0/100
발명예 6 Al2O3 5.0 0/100 0/100 1/100
발명예 7 Al2O3 10.0 0/100 0/100 5/100
발명예 8 ZrO2 0.3 1/100 0/100 0/100
발명예 9 ZrO2 0.5 0/100 0/100 0/100
발명예 10 ZrO2 1.0 0/100 0/100 0/100
발명예 11 ZrO2 5.0 0/100 0/100 3/100
비교예 4 ZrO2 10.0 0/100 0/100 17/100
상기 표 1에 나타난 바와 같이, 본 발명에 따라 ZrO2, Al2O3, SiO2 를 필러로 사용하는 경우에는 그라스용출 빈도, 납땜불량 빈도, 도금액침투 빈도가 모두 낮음을 알 수 있다.
즉, 본 발명에 의하면, 전극 소부 후의 단자 전극 표면의 그라스 용출을 제어할 수 있고 이로 인하여 도금성 및 납땜성을 개선시킬 수 있을 뿐만 아니라 단자 전극의 치밀도 개선을 위해 사용되는 그라스 프릿의 첨가량을 늘릴 수 있게 되어 단자 전극의 치밀도를 개선시킬 수 있음을 알 수 있다.
상기 필러들중 ZrO2, Al2O3, SiO2 순으로 그라스 용출에 대한 개선 효과가 큼을 알 수 있다.
그러나, 용출 효과가 클수록 반대로 단자 전극의 치밀도 저하로 인한 도금액 침투 빈도가 높아짐을 알 수 있다.
따라서, 본 발명에서는 이러한 점을 고려하여 상기 필러로서 SiO2를 사용하는 경우에는 그 함량을 0.7 ∼10중량%로, Al2O3를 사용하는 경우에는 그 함량을 0.4 ∼10중량%로, ZrO2: 를 사용하는 경우에는 그 함량을 0.2 ∼8.0중량%로 설정한다,
그리고, 필러가 SiO2, Al2O3, 및 ZrO2로 이루어진 그룹으로부터 선택된 1종 또는 2종이상으로 이루어지는 경우에는 그 성분들의 합량이 0.6∼10중량%가 되도록 조성된다.
상술한 바와 같이, 본 발명은 단자 전극용 페이스트의 조성을 적절히 제어함으로써 적층 칩부품의 제조시 우수한 생산성 및 편리성을 확보할 수 있을 뿐만 아니라 단자 전극표면으로의 그라스 용출을 방지할 수 있어 도금성, 납땜성 및 단자 전극의 치밀도를 개선시킬 수 있는 효과가 있는 것이다.
도 1은 적층칩 부품을 개략적으로 나타내는 개략 단면도

Claims (4)

  1. 금속 파우더 : 65∼75 중량%, 그라스 프릿(Glass frit) : 3∼15 중량%, 및 필러로서 SiO2: 0.7 ∼10중량%, Al2O3: 0.4 ∼10중량% 및 ZrO2: 0.2 ∼8.0중량%로 이루어진 그룹으로부터 선택된 1종 또는 2종이상을 함유하고, 상기 필러가 2종 이상의 성분으로 이루어지는 경우에는 그 합량이 0.6∼10중량%가 되도록 조성되는 기본성분에, 이 기본성분의 중량에 대하여 5∼20중량%의 바인더를 혼합하여 이루어진 것을 특징으로 하는 칩부품 단자 전극용 페이스트 조성물
  2. 제1항에 있어서, 그라스 프릿은 Zn-B-Si계 프릿 또는 Na-Li-B-Si계 그라스 프릿 또는 이들을 혼합한 것임을 특징으로 하는 칩부품 단자 전극용 페이스트 조성물
  3. 제2항에 있어서, Zn-B-Si계 프릿과 Na-Li-B-Si계 그라스 프릿을 혼합하여 사용하는 경우 Zn-B-Si계 프릿과 Na-Li-B-Si계 그라스 프릿의 혼합비가 중량비로 Zn-B-Si계 그리스 프릿 : Na-Li-B-Si계 그라스 프릿=1:9∼9:1인 것을 특징으로 하는 칩부품 단자 전극용 페이스트 조성물
  4. 유전체 시트에 일정 패턴의 내부전극 층을 인쇄한 후, 이를 교대로 적층 및 소성하여 유전체 소체를 제조한 다음, 단자 전극용 페이스트를 사용하여 상기 유전체 소체의 양 끝단에 단자 전극을 인쇄하고 소성하는 공정을 포함하는 적층 칩부품의 제조방법에 있어서,
    상기 단자 전극용 페이스트로서 제1항의 적층 칩부품 단자 전극용 페이스트 조성물을 사용하는 것을 특징으로 하는 적층 칩부품의 제조방법
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