KR100501178B1 - 칩 본딩 방법 - Google Patents

Abstract

본 발명은 티씨피(TCP:Tape Carrier Package) 본딩 방법과 씨오에프(COF:Chip On Film) 본딩 방법 및 씨오에프 제조공법을 동시에 적용하여 롤투롤(Roll to Roll)로 작업을 하며, 티씨피의 생산성과 씨오에프의 신뢰성을 동시에 구현할 수 있는 칩 본딩 방법에 관한 것이다. 본 발명은 구리층을 제공하는 제1 단계와; 구리층의 하부에 박판 형태의 폴리이미드층을 제공하는 제2 단계와; 구리층의 하부와 박판 형태의 폴리이미드층의 양측에 감광성 물질로 도포하는 제3 단계와; 구리층에 제공되었던 감광성 물질을 박리시키는 제4 단계와; 회로의 상부에 커버레이 또는 잉크중 어느 하나를 도포하는 제5 단계와; 구리층의 상부에 칩을 실장하는 제6 단계와; 실장된 칩을 본딩하는 제7 단계로 이루어진다. 이와 같이 이루어진 본원발명은 커버레이 또는 잉크를 이용하여 열에 의한 칩의 변형을 방지할 수 있다.

Description

칩 본딩 방법{Chip Bonding Method}

본 발명은 티씨피(TCP:Tape Carrier Package) 본딩 방법과 씨오에프(COF:Chip On Film) 본딩 방법을 혼용한 칩 본딩방법에 관한 것으로, 커베레이 또는 잉크를 이용하여 열에 의한 칩의 변형을 방지하고 글래스(Glass)에 본딩되는 에프오쥐(FOG:Film On Glass) 부분과 칩이 붙는 씨오에프 부분이 반대 방향에 있어 칩의 열을 외부로 보내기 쉽도록 설계되었으며, 티씨피에서는 불가능한 수동소자를 구동소자(Drive IC)와 같은 필름 위에 실장함으로써 신뢰성을 기존의 티씨피보다 향상시킨 칩 본딩 방법에 관한 것이다.

도 1a는 종래의 티씨피 본딩 방법에 적용되는 회로층과 그 하부에 부착된 칩을 보인 사시도이고, 도 1b는 글래스에 열을 가해 칩이 부착되는 상태를 보인 사시도이다.

먼저, 티씨피의 구조는 도 1a에 도시된 바와 같이, 직사각형의 형태로 회로층(10)이 형성되고, 그 양단에는 복수개의 단자(11)가 형성되며, 그 하부에 칩(20)이 부착되게 된다.

종래, 티씨피 본딩방법은 회로층(10)을 도 1b에 도시된 바와 같이, "U"자 형태로 구부려 절곡한 후, 상기 "U"자 형태로 형성된 회로층(10)에 글래스(30)를 제공하고, 회로층(10)의 단자(11)에 해당되는 부분에 열을 가하여 압착하게 된다. 이때, 회로층(10)의 양단에 형성된 단자(11)가 글래스(30)의 한측면과 보드(Board)의 한측면에 접착하게 된다.

한편, 도 2a는 종래의 씨오에프(COF: Chip On Film) 본딩 방법에 적용되는 회로층과 그 상부에 부착된 칩을 보인 사시도이고, 도 2b는 글래스에 열을 가해 칩이 부착되는 상태를 보인 사시도이다.

상기 씨오에프 구조는 도 2a에 도시된 바와 같이, 직사각형 형태로 형성되는 회로층(10)이 제공되고, 상기 회로층(10)의 양단에는 복수개의 단자(11)가 형성되어 있으며, 상기 제공된 회로층(10)의 상부에 복수개의 수동소자(15)와 칩(20)이 소정 간격을 두고 부착된다.

그리고, 씨오에프 본딩방법은 도 2b에 도시된 바와 같이, 그 상부에 칩(20)이 부착되어 있는 회로층(10)을 "U"자 형태로 형성한 후, 상기 "U"자 형태로 형성된 회로층(10)을 글래스(30)의 양측면에 열을 이용하여 압착한다. 이때, 회로층(10)의 양단에 형성된 단자(11)가 글래스(30)의 한측면과 보드의 한측면에 접착된다.

그러나, 이와 같이 이루어지는 종래의 티씨피 본딩 방법과 씨오에프 본딩 방법은 글래스(30)에 열을 가하여 회로층(10)이 접착하였을 때, 티씨피방법의 경우 칩이 회로의 바깥면에 위치하여 열에 비교적 강하나 그 대신 생산성을 중시하여 제조되었기 때문에 수동소자를 같은 회로위에 올릴 수 없어 신뢰성에 문제가 있었다.

그리고, 그에 반해 씨오에프방법의 경우 생산성은 떨어지지만 수동소자를 함께 붙여 구동소자의 데이터를 보호함으로써 신뢰성을 중시하여 고부가가치의 제품에 쓰이게 된다. 그러나, 생산성이 떨어지는 단점이 있으며 단자를 글래스의 한쪽에 다른단자를 보드에 붙였을 때 칩이 회로의 내부에 들어감으로써 열에 민감해지는 문제점이 있었다.

본 발명의 목적은 상기와 같은 문제점을 해결하기 위한 것으로, 본발명은 티씨피 본딩 방법과 씨오에프 본딩 방법의 혼합과 티씨피 회로구성 방법과 씨오에프 회로구성 방법을 적용하면서 제품에 티씨피의 장점인 생산성을 높이고 단가를 낮추는 것과 씨오에프의 장점인 수동소자를 함께 본딩함으로써 신뢰성을 높이고, 또한, 여러 가지의 운자재 폭에 적용시키는 것과 고가의 탭(TAB:Tape Automated Bonding)장비가 필요한 티씨피와는 달리 공정상의 발명을 통하여 1/3정도의 가격이 저렴한 에프피씨(FPC:Flexible Package Circuit)라인에서도 제품생산이 가능한 칩 본딩 방법을 제공하는 점에 있다.

또한, 본 발명의 다른 목적은 모든 공정을 롤로 진행하여 공정의 인라인화를 가능하게 하여 제품을 롤의 형태로 공급함으로써 유저가 모듈작업시 생산성을 향상시킬 수 있는 칩 본딩 방법을 제공하는 점에 있다.

본 발명의 또 다른 목적은 다양한 종류의 디스플레이 제품의 모듈에 적용할 수 있고 아울러 모든 실장방식에도 적용할 수 있는 칩 본딩 방법을 제공하는 점에 있다.

상기 목적을 달성하기 위한 본 발명의 칩 본딩방법은 구리(CU)층을 제공하는 제1단계; 구리층의 하부에 박판 형태의 폴리이미드(Polyimide)층을 제공하는 제2단계; 구리층의 하부와 박판 형태의 폴리이미드층의 양측에 감광성 물질로 도포하는 제3단계; 구리층에 제공되었던 감광성 물질을 박리시키는 제4단계; 회로의 상부에 커버레이 또는 잉크중 어느 하나를 도포하는 제5단계; 구리층의 상부에 칩을 실장하는 제6단계와; 실장된 칩을 본딩하는 제7단계로 구성으로 구성된다.

상기 제 3단계와 제 4단계 사이에는 구리층의 상부에 소정의 회로를 형성하는 단계를 더 포함하고, 상기 제 5단계와 제6단계 사이에는 구리층과 폴리이미드층 전체를 도금하는 단계를 더 포함하여 구성된다.

이제, 본 발명의 일실시예에 따른 칩 본딩방법을 첨부된 도면을 이용하여 상세히 설명하면 다음과 같다.

도 3a 내지 도 3h는 본 발명의 칩 본딩이 순차적으로 이루어지는 과정을 개략적으로 보인 단면도이다.

먼저, 도 3a에 도시된 바와 같이, 가요성 기판 회로(FPC: Flexible Printed Circuit)의 원자재는 구리 원단을 전해박 또는 압연박 또는 얇은박의 형태로 제공하게 된다. 제 1단계에서, 구리층(100)을 유저(User)의 제품사양에 맞추어 제공하게 된다. 상기 구리층(100)의 폭은 50 내지 500mm를 사용하게 된다. 상기 구리층(100)의 폭은 70mm, 250mm 또는 500mm 폭등 제품에 따른 작업 사이즈를 결정하고 공정에 투입하게 된다. 이때, 상기 원자재의 폭에 따라 또는 제품의 사이즈에 따라 제품의 배열을 1개 내지 수개의 배열로 할 수 있다(즉, 상기 구리층(100)은 구리층(100)의 폭에 따라 1개에서 수개의 배열을 지정한 후에 작업을 진행할 수 있으며, 바람직하게는 3개의 롯드(Lot)를 동시에 작업할 수 있다).

그리고, 제 2단계는 도 3b에 도시된 바와 같이, 상기 구리층(100)의 하부에 폴리이미드층(200)을 라미네이팅하는 단계로서, 상기 폴리이미드층(200)은 10㎛∼100㎛의 두께로 하지만, 바람직하게는 25㎛~ 75㎛의 두께로 선택하여 사용하게 된다.

제 3단계는 도 3c에 도시된 바와 같이, 상기 구리층(100)의 하부에 제공된 박판 형태의 폴리이미드층(200)의 양측에 감광성 물질(300)을 도포하게 된다. 그리고, 제 4단계에서 도 3e에 도시된 바와 같이, 일정시간 경과후에 폴리이미드층(200)의 양측에 도포되었던 감광성 물질(300)을 박리시키는 단계를 수행하게 된다.

상기 제 3단계와 제 4단계의 사이에는 도 3d에 도시된 바와 같이, 상기 구리층(100)의 상부에 소정의 회로(400)를 형성하는 단계를 수행하게 된다.

제 5단계는 상기 구리층의 회로의 상부에 도 3f에 도시된 바와 같이, 커버레이(500) 또는 잉크(500)를 사용하게 된다. 도면부호 500은 커버레이나 잉크중의 하나를 쓴다는 개념으로 나타낸 것이다. 여기서, 상기 커버레이(500) 또는 잉크(500)의 도포는 회로(400)를 형성하는 도중에 발생되는 부식을 막기 위함이다.

상기 커버레이(500)는 포토 폴리이미드 필름(Photo Polyimide Film)을 사용하게 되고, 상기 잉크(500)는 에스알(SR : Solder Register), 피에스알(PSR : Print Solder Register), 폴리이미드 잉크(Polyimide Ink) 중의 어느 하나를 선택하여 사용하게 된다.

상기 도포되는 잉크(500)의 두께는 5㎛~ 40㎛로 사용하지만, 바람직하게 12㎛~ 25㎛으로 설정하여 사용하게 된다.

제 6단계는 도 3g에 도시된 바와 같이, 구리층(100)의 상부에 형성된 소정의 회로(400)위에 칩(600)을 실장하는 단계이다.

그리고, 상기 제 5단계와 제 6단계의 사이에는 도 3f에 도시한 상태에서 상기 구리층(100)과 폴리이미드층(200) 전체를 도포/도금하게 되는 단계를 포함하게 된다.

상기 6단계후, 상기 실장된 칩(600)을 도 3h에 도시한 바와 같이, 본딩하는 제 7단계를 거쳐서 종료하게 된다.

그리고, 상기 칩(600) 본딩은 칩온필름(COF : Chip On Film) 위에 툴(Tool)을 이용하여 순간온도 180℃∼400℃로 (바람직하게는 220℃~350℃) 이상 올린 상태로 유지하여 압력 5mf/sec∼20mf/sec(바람직하게는 10mf/sec)의 압력으로 압착하여 칩 본딩을 실시하게 된다.

한편, 압착의 공정은 로더(Loader), 디스펜서(Dispenser), 칩픽업(Chip Pick Up), 본딩(Bonding), 업로더(Un Loader)의 순서로 진행된다.

상기 칩(600)의 실장과 본딩은 모두 롤투롤(Roll to Roll) 또는 릴투릴(Rill to Rill) 상태에서 진행된다.

도 4는 본 발명의 칩 본딩 방법의 순서도이다.

본 발명의 칩 본딩 방법은 구리층(100)을 제공하는 단계(S10)와, 구리층(100)의 하부에 박판 형태의 폴리이미드층(200)을 제공하는 단계(S20)와, 구리층(100)의 하부와 박판 형태의 폴리이미드층(200)의 양측에 감광성 물질(300)로 도포하는 단계(S30)와, 구리층(100)에 제공되었던 감광성 물질(300)을 박리시키는 단계(S40)와, 상기 구리층(100)의 상부에 소정의 회로(400)를 형성하는 단계(S50)와, 상기 구리층(100)과 폴리이미드층(200) 전체를 도금하는 단계(S60)와, 상기 회로(400)의 상부에 커버레이(500) 또는 잉크(500)중 어느 하나를 도포하는 단계(S70)와, 상기 구리층(100)의 상부에 칩(600)을 실장하는 단계(S80)와, 상기 실장된 칩(600)을 본딩하는 단계(S90)로 이루어지며, 전술한 각 단계들은 도3a 내지 도3h에 상세히 설명하였으므로 여기서는 그 상세한 설명은 생략하기로 한다.

상기와 같이 구성된 본 발명은 티씨피(TCP: Tape Carrier Package) 본딩 방법과 씨오에프(COF: Chip On Film) 본딩 방법 모두에 적용되어 열에 의한 칩의 변형을 방지할 수 있는 이점이 있다. 또한, 본 발명은 모든 공정을 롤(Roll)로 진행하여 공정의 인라인화가 가능하며, 제품을 롤의 형태로 납품하게 되므로 유저(User)가 모듈 작업을 하는데 매우 편리하여 생산성을 향상시킬 수 있다.

게다가, 본 발명은 모든 디스플레이(Display) 제품의 모듈(즉, LCD, PDP, PDA, 유기 EL등)에 적용할 수 있고, BGA(Ball Grid Array), COF(Chip On Film), TCP(Tape Carrier Package)등 모든 실장방식에 적용될 수 있는 이점이 있다.

도 1a는 종래의 티씨피 본딩 방법에 적용되는 회로층과 그 하부에 부착된 칩을 보인 사시도,

도 1b는 글래스에 열을 가해 칩이 부착되는 상태를 보인 사시도,

도 2a는 종래의 씨오에프 본딩 방법에 적용되는 회로층과 그 상부에 부착된 칩을 보인 사시도,

도 2b는 글래스에 열을 가해 칩이 부착되는 상태를 보인 사시도,

도 3a 내지 도 3h는 본 발명의 칩 본딩이 순차적으로 이루어지는 과정을 개략적으로 보인 단면도,

도 4는 본 발명의 칩 본딩 방법의 순서도이다.

(도면의 주요부분에 대한 부호의 설명)

10 : 회로층 11 : 단자

20 : 칩 30 : 글래스

100 : 구리층 200 : 폴리이미드

300 : 감광성 물질 400 : 회로

500 : 커버레이 600 : 칩

Claims (11)

1. 가요성 기판 회로(FPC: Flexible Printed Circuit)의 원자재인 구리(CU)층을 박판의 형태로 제공하는 제1 단계와;

   상기 구리층의 하부에 폴리이미드(Polyimide)층을 라미네이팅하는 제2 단계와;

   구리층의 하부와 박판 형태의 폴리이미드층의 양측에 감광성 물질로 도포하는 제3 단계와;

   상기 구리층에 제공되었던 감광성 물질을 박리시키는 제4 단계와;

   구리층의 상부에 커버레이 또는 잉크중 어느 하나를 도포하는 제 5단계;

   구리층의 상부에 칩을 실장하는 제 6단계와;

   상기 실장된 칩을 압착방식으로 본딩하는 제 7단계로 이루어지는 것을 특징으로 하는 칩 본딩 방법.
2. 제 1 항에 있어서,

   상기 제 1단계에서, 구리층의 폭은 50mm~ 300mm인 것을 특징으로 하는 칩 본딩 방법.
3. 제 1 항에 있어서,

   상기 제 2단계에서, 폴리이미드층의 두께는 10㎛~ 100㎛인 것을 특징으로 하는 칩 본딩 방법.
4. 제 1 항에 있어서,

   상기 제 3단계와 제 4단계의 사이에는 구리층의 상부에 소정의 회로를 형성하는 단계를 더 포함하는 것을 특징으로 하는 칩 본딩 방법.
5. 제 1 항에 있어서,

   상기 제 5단계와 제 6단계의 사이에는 구리층과 폴리이미드층 전체를 도금하는 단계를 더 포함하는 것을 특징으로 하는 칩 본딩 방법.
6. 제 1 항에 있어서,

   상기 제 5단계에서, 상기 커버레이는 포토 폴리이미드 필름(Photo Polyimide Film)인 것을 특징으로 하는 칩 본딩 방법.
7. 제 1 항에 있어서,

   상기 제 5단계에서, 상기 잉크는 에스알(SR : Solder Register), 피에스알(PSR : Print Solder Register), 폴리이미드 잉크(Polyimide Ink) 중 어느 하나를 선택하여 사용하는 것을 특징으로 하는 칩 본딩 방법.
8. 제 1 항 또는 제 7항에 있어서,

   상기 5단계에서, 도포되는 상기 잉크의 두께는 5㎛~ 40㎛인 것을 특징으로 하는 칩 본딩 방법.
9. 제 1 항에 있어서,

   상기 제 7단계에서, 칩 본딩방법은 에이씨에프(ACF : Anisotropic Conductive Film), 에이씨피(ACP : Anisotropic Conductive Paste), 엔씨피(NCP : Non-Conductive Paste)중 어느 하나를 선택하여 사용하는 것을 특징으로 하는 칩 본딩 방법.
10. 제 1 항 또는 9항에 있어서,

    상기 제 7단계에서, 칩 본딩시, 압착온도는 순간온도 180℃~400℃ 인 것을 특징으로 하는 칩 본딩 방법.
11. 제 1 항 또는 제 9항에 있어서,

    상기 제 7단계에서, 칩 본딩시, 압착하는 압력은 5mf/sec ~ 20mf/sec 인 것을 특징으로 하는 칩 본딩 방법.