KR100500937B1 - Structure of MOS transistor and its manufacturing method - Google Patents
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Abstract
본 발명은 금속 실리사이드 구조의 게이트 전극의 이상산화를 방지하도록 금속 실리사이드를 다결정실리콘층으로 감싼 구조를 갖도록 한 모스트랜지스터 및 그 제조방법에 관한 것이다. 상기 이상산화에 기인하여 실리사이드가 부피팽창되는 것이 본 발명에 의해서 방지된다. 본 발명은 게이트 전극 형성 영역에 상기 금속 실리사이드의 하부 및 측벽들을 감싸기 위한 금속 실리사이드 산화방지막을 형성하고, 금속 실리사이드층을 형성하여 소정의 게이트 전극으로 패턴화 하며, 상기 금속 실리사이드층의 상면을 금속 실리사이드 산화방지막으로 감싸기 위한 상기한 것과 동일한 금속 실리사이드 산화방지막 형성함으로써 개선된 모스트랜지스터의 게이트 전극을 형성하도록 한다.The present invention relates to a MOS transistor having a structure in which a metal silicide is surrounded by a polysilicon layer to prevent abnormal oxidation of a gate electrode having a metal silicide structure, and a manufacturing method thereof. The volume expansion of the silicide due to the abnormal oxidation is prevented by the present invention. According to an embodiment of the present invention, a metal silicide antioxidant layer is formed on a gate electrode forming region to surround lower and sidewalls of the metal silicide, a metal silicide layer is formed, and a pattern is formed by a predetermined gate electrode. The formation of the same metal silicide antioxidant film as described above for wrapping it with the antioxidant film allows the formation of an improved MOS transistor gate electrode.
Description
본 발명은 모스트랜지스터 제조방법에 관한 것으로, 특히 금속 실리사이드 구조의 게이트 전극의 이상산화를 방지하도록 금속 실리사이드를 다결정실리콘층으로 감싼 구조를 갖도록 한 모스트랜지스터의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a MOS transistor, and more particularly, to a method of manufacturing a MOS transistor having a structure in which a metal silicide is surrounded by a polysilicon layer to prevent abnormal oxidation of a gate electrode having a metal silicide structure.
반도체 기억 장치를 형성하기 위해서 이를테면 MOSFET 소자의 형성은 매우 중요하다. 최근의 고집적화에 따른 MOSFET 소자는 LDD(Lightly Doped Drain) 구조를 채택함은 물론 MOSFET를 구성하는 게이트 전극을 형성하기 위한 재료로서 게이트 저항 감소를 목적으로 다결정 실리콘과 텅스텐 실리사이드를 함께 사용하여 게이트 전극을 형성할 수도 있다. 그러나, 이와 같이 다결정 실리콘과 텅스텐 실리사이드를 함께 사용하여 게이트 전극을 형성하고자 할 때, 이하 설명되는 바와 같이, 최근의 소자의 미세화와 더불어 많은 문제점이 있다.In order to form a semiconductor memory device, for example, the formation of a MOSFET element is very important. The MOSFET device according to the recent high integration has a lightly doped drain (LDD) structure as well as a material for forming a gate electrode constituting the MOSFET. The gate electrode is formed by using polycrystalline silicon and tungsten silicide together for the purpose of reducing gate resistance. It may be formed. However, when attempting to form a gate electrode using polycrystalline silicon and tungsten silicide together in this manner, as described below, there are many problems with the recent miniaturization of devices.
게이트 전극을 이를테면 다결정실리콘과 텅스텐 실리사이드로 형성하고자 할 때, 종래의 공정을 살펴보면, 먼저 소자분리를 트렌치로 행하고, 이어서 게이트 절연층으로서 게이트 산화막을 형성한다. 이 위에 게이트 전극을 형성하기 위해서 다결정 실리콘 및 텅스텐 실리사이드, 무반사 코팅 층, 마스크 산화층을 차례대로 형성한다. 그러면, 게이트 전극을 형성하기 위해 선정된 영역만을 포토레지스트층으로 덮고 노출된 나머지 부분의 마스크 산화층을 식각하여 제거한 후에, 상기 포토레지스트층을 제거한다. 그러면 게이트 전극이 형성된 영역 상에 잔유하게 된 마스트 산화층을 식각 마스크로서 사용하여 트랜지스터가 형성되는 부분 이외의 영역에 대해서 다결정실리콘층까지 모두 식각하여 제거한다. 그러면 반도체 기판 상에는 패턴화된 게이트 전극이 남게 되고, 이 양측에 노출된 반도체 기판에 대해 LDD 형성을 위한 산화공정 및 LDD 영역을 형성하기 위한 이온주입 등, 후속공정이 이어진다.When a gate electrode is to be formed of, for example, polysilicon and tungsten silicide, a conventional process will be described. First, device isolation is performed in a trench, and then a gate oxide film is formed as a gate insulating layer. In order to form a gate electrode thereon, polycrystalline silicon and tungsten silicide, an antireflective coating layer, and a mask oxide layer are sequentially formed. The photoresist layer is then removed by covering only the region selected for forming the gate electrode with the photoresist layer and etching away the mask oxide layer of the remaining portion. Then, using the mask oxide layer remaining on the region where the gate electrode is formed as an etching mask, all of the regions other than the portion where the transistor is formed are etched and removed to the polysilicon layer. Then, a patterned gate electrode remains on the semiconductor substrate, and subsequent processes, such as an oxidation process for forming an LDD and an ion implantation for forming an LDD region, are performed on the semiconductor substrate exposed on both sides.
종래의 실리사이드구조의 게이트 전극의 형성은 이와 같이 하여 행하여 지는데, 후속 공정에서 열공정에 의해 텅스텐 실리사이드가 이상(abnormal) 산화되어 텅스텐 실리사이드가 부풀어 부피팽창되는 현상이 유발된다. 이것은 게이트 전극의 형성 후, 후속공정인 저농도 불순물 영역으로서의 n- LDD 구조를 갖도록 하기 위한 이온주입 공정에 관련하여 텅스텐 실리사이드의 이상 산화에 기인하여 게이트 전극이 부피팽창된 부분에 의해서, n- LDD 구조를 위한 이온 주입 공정에서 게이트 전극 가장자리까지 이온이 주입되지 못하는 현상이 발생하게 된다.The formation of the gate electrode of the conventional silicide structure is performed in this way. In the subsequent step, the tungsten silicide is abnormally oxidized by the thermal process to cause the tungsten silicide to swell and cause volume expansion. This is because, after the formation of the gate electrode, the n-LDD structure is formed by a portion in which the gate electrode is bulk-expanded due to the abnormal oxidation of tungsten silicide in connection with an ion implantation process to have an n-LDD structure as a low concentration impurity region which is a subsequent process. In the ion implantation process for ions are not implanted to the edge of the gate electrode occurs.
메모리 소자로서 MOSFET 소자가 사용될 경우, 비트라인이 후속공정에서 형성되는데 게이트 전극과 비트라인간의 절연을 위한 층간 절연층 형성이 필요한데, 이때 상기한 이유에 따라 부피팽창된 부분 하부에서 보이드(void)가 생기게 된다. 후속공정인 비트라인에 접촉영역 형성시, 상기 보이드 부분의 측벽부분에 폴리머들이 부착되어 비트라인 접촉영역이 정상적으로 식각되지 않게 되는 원인으로 작용하게 된다.When a MOSFET device is used as a memory device, a bit line is formed in a subsequent process, and an interlayer insulating layer is required for insulation between the gate electrode and the bit line, and for this reason, a void is formed under the volume-expanded portion. Will be created. When the contact region is formed on the bit line, which is a subsequent process, polymers are attached to the sidewalls of the void portion, which causes the bit line contact region not to be etched normally.
고집적화 경향에 따라 소자의 미세화로 인해 MOSFET 소자에 단채널 효과문제가 발생한다. 게이트 길이가 더욱 짧아짐에 따라 유효채널 길이는 n- LDD의 불순물의 확산에 의해 더욱 더 짧아질 것이므로 유효채널 길이의 확보는 중요하다.The trend toward higher integration results in short channel effects on MOSFET devices due to device miniaturization. As the gate length becomes shorter, the effective channel length will be shorter due to the diffusion of impurities of n-LDD, so it is important to secure the effective channel length.
따라서, 게이트전극이 반도체기판 내부로 단면이 타원 형상으로 형성되므로 동일 면적에서 유효채널길이 확보가 용이하다.Therefore, since the gate electrode is formed in the elliptical shape in the inside of the semiconductor substrate, it is easy to secure the effective channel length in the same area.
본 발명의 목적은 LDD 구조를 채용한 모스트랜지스터에서 실리사이드를 포함하는 모스트랜지스터의 게이트 전극을 형성함에 있어, LDD 구조를 형성하기 위한 이온 주입이 게이트 전극 가장자리까지 원할하게 수행될 수 있으며, 비트라인 접촉영역이 바람직하게 형성될 수 있게 하고, 더욱이 유효채널 길이의 확보를 제공할 수 있는 반도체 장치 제조방법을 제공하는 것이다.SUMMARY OF THE INVENTION An object of the present invention is to form a gate electrode of a MOS transistor including a silicide in a MOS transistor adopting an LDD structure, and ion implantation for forming an LDD structure may be smoothly performed to the edge of the gate electrode. It is to provide a method for manufacturing a semiconductor device, which enables the region to be formed preferably, and can further provide securing of an effective channel length.
상기한 본 발명의 목적을 달성하기 위해, 본 발명에서는 금속 실리사이드를 포함하는 게이트 전극을 갖는 트래지스터 소자의 게이트 전극 형성 방법에 있어서, 금속 실리사이드를 포함하는 게이트전극을 갖는 트랜지스터 소자의 게이트 전극 형성 방법에 있어서, 반도체기판 상에 게이트전극 형성 영역을 오픈시키는 개구를 갖는 절연막을 형성하는 단계; 상기 개구 아래 오픈된 게이트전극 형성 영역을 리세스산화시키는 단계; 상기 리세스산화에 의해 형성된 산화막을 제거하여 리세스를 형성하는 단계; 상기 리세스의 형상을 따라 상기 절연막 상에 게이트절연막을 형성하는 단계; 상기 게이트절연막 상에 상기 리세스의 형상을 따라 제1금속실리사이드산화방지막을 형성하는 단계; 상기 제1금속실리사이드산화방지막 상에 상기 리세스를 완전히 채울때까지 금속실리사이드를 형성하는 단계; 상기 절연막 표면이 드러날때까지 상기 금속실리사이드를 화학기계식 연마하는 단계; 상기 금속실리사이드의 표면을 에치백하는 단계; 상기 에치백된 금속실리사이드를 포함한 전면에 제2금속실리사이드산화방지막을 형성하는 단계; 상기 절연막 표면이 드러날때까지 상기 제2금속실리사이드산화방지막을 화학기계식연마하는 단계; 및 상기 절연막을 제거하는 단계를 포함하는 모스트랜지스터의 게이트 전극 형성 방법을 제공한다.In order to achieve the above object of the present invention, in the present invention, in the method for forming a gate electrode of a transistor device having a gate electrode containing a metal silicide, the method for forming a gate electrode of a transistor device having a gate electrode containing a metal silicide Forming an insulating film having an opening for opening a gate electrode forming region on the semiconductor substrate; Recess oxidation the open gate electrode formation region under the opening; Removing the oxide film formed by the recess oxidation to form a recess; Forming a gate insulating film on the insulating film in the shape of the recess; Forming a first metal silicide antioxidant layer on the gate insulating layer in a shape of the recess; Forming metal silicide on the first metal silicide antioxidant layer until the recess is completely filled; Chemical mechanical polishing the metal silicide until the surface of the insulating film is exposed; Etching back the surface of the metal silicide; Forming a second metal silicide antioxidant layer on the entire surface including the etched back metal silicide; Chemical mechanical polishing the second metal silicide antioxidant layer until the surface of the insulating film is exposed; And it provides a gate electrode forming method of the MOS transistor comprising the step of removing the insulating film.
바람직하게, 상기 금속 실리사이드 산화방지막은 다결정실리콘을 포함할 수 있다.Preferably, the metal silicide antioxidant layer may include polycrystalline silicon.
또한, 본 발명에 따라서, 상기 금속 실리사이드는 텅스텐 실리사이드일 수 있다.In addition, according to the present invention, the metal silicide may be tungsten silicide.
본 발명에 따라서, 상기 모스트랜지스터가 초소형으로 됨에 따른 단채널 효과를 개선하기 위해서 상기 게이트 전극은 반도체 기판 내부로 단면이 타원형상을 갖도록 형성하기 위해 리세스 산화(recessed oxidation) 공정에 의해 형성될 수 있다.According to the present invention, the gate electrode may be formed by a recessed oxidation process to form an elliptical cross section into the semiconductor substrate in order to improve the short channel effect as the morph transistor becomes microminiature. have.
본 발명의 또 다른 특징에 따라서, 상기한 바와 같이 하여 형성되는 게이트 전극을 갖는 모스트랜지스터를 제조할 수 있는데, 특히 LDD 구조의 모스트랜지스터 제조에 적합하다.According to still another feature of the present invention, a MOS transistor having a gate electrode formed as described above can be produced, and is particularly suitable for manufacturing a MOS transistor having an LDD structure.
더욱이, 본 발명에 따라서, LDD 구조를 갖는 모스트랜지스터에 있어서, 금속 실리사이드를 포함하며, 이들의 표면들을 감싸는 다결정실리콘층으로 구성된 게이트 전극; 저농도 불순물 영역을 포함하는 드레인 영역을 포함하며, 상기 게이트 전극은 반도체 기판 내부로 단면이 타원형으로 함몰되어 형성된 것을 특징으로 하는 LDD 구조를 갖는 모스트랜지스터가 제공된다.Furthermore, according to the present invention, there is provided a morph transistor having an LDD structure, comprising: a gate electrode comprising a metal silicide and composed of a polysilicon layer surrounding the surfaces thereof; A drain transistor including a low concentration impurity region is provided, and the gate electrode is provided with a morph transistor having an LDD structure, characterized in that the cross section is formed in an elliptical shape in the semiconductor substrate.
다음에, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 기술한다. 도면 전체를 통해 동일 참조부호는 동일 구성요소를 지칭한다.Next, preferred embodiments of the present invention will be described with reference to the accompanying drawings. Like reference numerals refer to like elements throughout.
본 발명에서는 종래의 공정에서 문제가 된 텅스텐 실리사이드의 이상 산화 현상을 방지하기 위해서 텅스텐 실리사이드의 모든 표면을 다결정실리콘으로 에워싸도록 한 구조에 의해서 문제를 해결한다. 본 발명에 따라 상기 다결정실리콘층은 금속 실리사이드 산화방지막으로 작용한다. 이에 따라 텅스텐 실리사이드의 이상 산화 현상이 근본적으로 차단되어 종래 산화현상에 기인한 문제들은 모두 해결될 수 있다. 더욱이 유효채널 길이가 길어지는 잇점이 제공되므로 단채널 효과가 방지될 수 있는 것이다.In the present invention, the problem is solved by a structure in which all surfaces of tungsten silicide are surrounded by polysilicon to prevent abnormal oxidation of tungsten silicide, which is a problem in the conventional process. According to the present invention, the polysilicon layer acts as a metal silicide antioxidant. Accordingly, the abnormal oxidation phenomenon of tungsten silicide is fundamentally blocked, and all the problems caused by the conventional oxidation phenomenon can be solved. Moreover, the short channel effect can be prevented because the advantage of the effective channel length is provided.
첨부한 도 1a 내지 1j는 상기한 바와 같이 게이트 전극을 형성하기 위해 사용된 텅스텐 실리사이드의 면들을 모두 다결정실리콘으로 포위되게 할 수 있는 공정수순을 도시한 공정 단면도이다.1A to 1J are process cross-sectional views showing a process procedure capable of enclosing all surfaces of tungsten silicide used to form a gate electrode as described above with polycrystalline silicon.
이 도면은 반도체 기억 소자 형성에 적합할 수 있으나, 다른 반도체 회로를 구성하는 MOSFET 소자에도 적용할 수 있다.This figure may be suitable for forming a semiconductor memory element, but may also be applied to MOSFET elements constituting other semiconductor circuits.
도 1a는 반도체 기판(10) 상에 소자분리영역(12)으로 구획된 각각의 활성영영으로서 웰이 준비된 것을 도시한 것이다. 반도체 기판(10) 전체에 걸쳐 산화막(14) 및 이 위에 질화층(15)이 연속하여 형성되고, 트랜지스터 소자가 형성될 영역에 게이트 전극을 형성하기 위해 선정된 소정의 영역에 대해 개구된 부분이 예를 들면 건식 식각에 의해 형성되어 있다.FIG. 1A shows that a well is prepared as each active region partitioned into an isolation region 12 on a semiconductor substrate 10. The oxide film 14 and the nitride layer 15 are successively formed over the entire semiconductor substrate 10, and a portion opened for a predetermined region selected to form a gate electrode in the region where the transistor element is to be formed. For example, it is formed by dry etching.
다음에, 도 1b는 리세스 산화(recessed oxidation) 공정을 적용하여 산화층(17)이 형성되게 한 후, 이를 제거함으로써 도 1c와 같은 단면 형상을 갖는 리세스(17a)가 얻어지도록 한다. 이후 형성될 게이트 전극 밑의 부분은 채널형성이 되기때문에, 이와 같이 단면 형상을 갖는 리세스(17a)를 형성하게 되면 채널이 형성되는 부분이 타원형이 되기 때문에 유효 채널 길이가 증가하는 잇점이 얻어진다. 이어서 형성된 웰 영역에 대해 필요 불순물이 이온주입될 수 있다. 도면에서 참조부호 18은 게이트절연층으로서, 게이트절연층(18)은 이온주입후 형성한다.Next, FIG. 1B applies a recessed oxidation process to form an oxide layer 17, and then removes it so that a recess 17a having a cross-sectional shape as shown in FIG. 1C is obtained. Since the portion under the gate electrode to be formed thereafter is channel formed, the formation of the recess 17a having the cross-sectional shape in this way has the advantage of increasing the effective channel length because the portion in which the channel is formed becomes elliptical. . The necessary impurities may then be implanted into the formed well region. In the drawing, reference numeral 18 is a gate insulating layer, and the gate insulating layer 18 is formed after ion implantation.
다음에, 도 1d에 도시한 바와 같이, 기판 전체에 걸쳐 금속실리사이드산화방지막 역할을 하는 제1다결정실리콘층(20a)이 증착된다. 이것은 게이트 전극의 하부부분 및 측벽들을 제1다결정실리콘층(20a)으로 에워쌓도록 하기 위한 것이다. 그리고 계속하여 도 1e에 도시한 바와 같이 텅스텐 실리사이드층(22)이 형성된다. 텅스텐 실리사이드층(22)은 게이트 전극에만 형성될 것이므로 도 1f와 같이 게이트 전극부분에만 잔유하도록 예를 들면 화학 기계식 연마(CMP; Chemical Mechanic Polishing) 공정으로 상기 질화층을 장벽으로 하여 수행한다.Next, as shown in FIG. 1D, a first polycrystalline silicon layer 20a serving as a metal silicide antioxidant film is deposited over the entire substrate. This is to surround the lower portion and sidewalls of the gate electrode with the first polycrystalline silicon layer 20a. Subsequently, as shown in FIG. 1E, a tungsten silicide layer 22 is formed. Since the tungsten silicide layer 22 is formed only on the gate electrode, the nitride layer is used as a barrier, for example, by a chemical mechanical polishing (CMP) process so as to remain only in the gate electrode portion as shown in FIG. 1F.
게이트 전극은 텅스텐 실리사이드 부분의 측벽들과 하부부분이 제1다결정실리콘층(20a)으로 에워싸여있고 이번에는 그 상면에도 다결정실리콘층으로 덮도록 하기 위해서 도 1g와 같이 텅스텐 실리사이드(22)는 일부 제거된다. 이를 위해서 엣치백(etch back)공정을 적용할 수 있다. 그러면 텅스텐 실리사이드(22)의 상면을 다결정실리콘층으로 덮도록 기판 전면에 걸쳐 제2다결정실리콘층(20b)을 증착하여 형성한다. 이와 같이 하여 도 1h와 같은 단면이 얻어진다.The gate electrode is surrounded by the first polycrystalline silicon layer 20a of the sidewalls and the lower part of the tungsten silicide portion, and this time, the tungsten silicide 22 is partially removed as shown in FIG. 1G to cover the upper surface thereof with the polysilicon layer. do. To this end, an etch back process may be applied. Then, the second polycrystalline silicon layer 20b is deposited on the entire surface of the substrate so as to cover the top surface of the tungsten silicide 22 with the polycrystalline silicon layer. In this way, a cross section as shown in FIG. 1H is obtained.
그러면, 상기 제2다결정실리콘층(20b) 역시 게이트 전극 영역에 대해서만 잔유하여 있도록 하기 위해서 앞에서 언급한 CMP 공정을 질화층(15)을 장벽으로 하여 진행함으로써 도 1i와 같은 단면구조를 얻는다. 따라서, 이와 같이 공정을 진행함으로써 게이트 전극은 표면들이 제1,2다결정실리콘층(20a, 20b)으로 에워싸이게 된 텅스텐 실리사이드(22)를 갖는 형상으로 형성될 수 있다. 그러므로 게이트 전극을 구성하는 텅스텐 실리사이드(22)는 이의 상부, 밑부분 및 측벽들 상에 제1,2다결정실리콘층(20a, 20b)으로 포위되게 되고 이러한 구조를 갖는 게이트 전극이 얻어진다.Then, in order that the second polysilicon layer 20b also remains only in the gate electrode region, the aforementioned CMP process is performed using the nitride layer 15 as a barrier to obtain a cross-sectional structure as shown in FIG. 1I. Thus, by proceeding in this manner, the gate electrode can be formed in a shape having tungsten silicide 22 whose surfaces are surrounded by the first and second polysilicon layers 20a and 20b. Therefore, the tungsten silicide 22 constituting the gate electrode is surrounded by the first and second polysilicon layers 20a and 20b on the top, bottom and sidewalls thereof, and a gate electrode having such a structure is obtained.
다음에, 공정상 필요하였던 질화층(15)과 산화막(14)은 에칭하여 제거하고, 최종의 게이트 전극을 도 1j와 같이 형성하도록 한다. 이때, 산화막(14) 에칭시 게이트 전극 측벽의 게이트산화막도 에칭된다. 이어서, LDD 산화후 n- LDD 이온 주입을 수행하는데, 이때 게이트 전극은 다결정실리콘층으로 포위된 텅스텐 실리사이드 구조이므로 LDD산화시 텅스텐 실리사이드의 이상산화가 근본적으로 방지될 수 있다.Next, the nitride layer 15 and the oxide film 14 which were necessary in the process are etched and removed, and the final gate electrode is formed as shown in FIG. 1J. At this time, the gate oxide film on the sidewall of the gate electrode is also etched when the oxide film 14 is etched. Subsequently, n-LDD ion implantation is performed after LDD oxidation. In this case, since the gate electrode has a tungsten silicide structure surrounded by a polysilicon layer, abnormal oxidation of tungsten silicide may be fundamentally prevented during LDD oxidation.
텅스텐 실리사이드의 이상산화가 근본적으로 방지되므로, LDD 이온주입시 게이트 전극 가장자리에도 실시될 수 있다.Since abnormal oxidation of tungsten silicide is fundamentally prevented, it may be applied to the edge of the gate electrode during LDD ion implantation.
또한 후속공정으로 게이트 전극과 비트라인을 서로 절연시키기 위한 산화막을 증착하여 형성할 때 보이드가 발생할 여지가 없는 것이다.In addition, there is no room for voids when the oxide film for insulating the gate electrode and the bit line is deposited by a subsequent process.
또한 게이트 전극의 길이가 충분하게 얻어지므로 단채널 효과 방지에도 기여할 수 있다. 더욱이, 이와 같은 게이트 전극을 사용한 MOSFET 소자가 CMOS 회로를 구성할 때 게이트 전극위로 접촉되는 비트라인과의 접촉을 위해서 게이트 전극 상부에 다결정실리콘층을 증착하여 게이트 전극의 상부의 다결정실리콘층과 비트라인의 하부 다결정실리콘층이 접촉하여 형성되므로 접촉저항이 개선될 수 있는 잇점이 있다.In addition, since the length of the gate electrode is sufficiently obtained, it can also contribute to preventing the short channel effect. Furthermore, when a MOSFET device using such a gate electrode forms a CMOS circuit, a polysilicon layer is deposited on the gate electrode for contact with a bit line contacting the gate electrode, thereby forming the polysilicon layer and the bit line on the gate electrode. Since the lower polysilicon layer is formed in contact, there is an advantage that the contact resistance can be improved.
더욱이 게이트 전극이 리세스 산화 공정으로 형성되어 있으므로 전체 단차가 비교적 완만한 형상이 얻어진다.Furthermore, since the gate electrode is formed by the recess oxidation process, a shape having a relatively gentle overall step is obtained.
이상에서 설명되어진 바와 같이, 본 발명에 의하면, 게이트 전극으로 사용되는 저저항 잇점을 제공하는 텅스텐 실리사이드의 이상산화을 근본적으로 방지하여 이상산화에 기인한 모든 문제를 해결한다.As explained above, according to the present invention, it is possible to fundamentally prevent the abnormal oxidation of tungsten silicide which provides the low resistance advantage used as the gate electrode, thereby solving all the problems caused by the abnormal oxidation.
본 발명은 상기 언급한 바와 같은 게이트 구조를 갖는 모스트랜지스터 소자형성에 모두 적용할 수 있다. 본 발명에서 특정한 실시예를 통해 게이트 전극을 다결정실리콘으로 에워싸는 구조를 얻는 공정이 제공되었으나 다른 변형예를 가질 수 있고 이는 본 발명에 모두 귀속된다.The present invention can be applied to all of the MOS transistor devices having the gate structure as mentioned above. In the present invention, a process of obtaining a structure for enclosing the gate electrode with polysilicon is provided through a specific embodiment, but may have other modifications, which all belong to the present invention.
도 1a 내지 도 1j는 본 발명에 따른 모스트랜지스터의 게이트 전극 형성을 위한 일련의 공정 수순을 도시한 공정 단면도.1A to 1J are cross-sectional views showing a series of process steps for forming a gate electrode of a MOS transistor according to the present invention.
* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
10 : 반도체 기판 15 : 질화층10 semiconductor substrate 15 nitride layer
18, 20b : 다결정실리콘층 22 : 텅스텐 실리사이드18, 20b: polysilicon layer 22: tungsten silicide
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