KR100490837B1 - 반도체 칩의 ｇｏｉ 데미지를 검출하기 위한 장치 - Google Patents

Abstract

본 발명의 목적은 반도체를 생산하는 과정에서 GOI 데미지가 발생되는 지점을 파악하여 플라즈마에 의한 데미지 정도를 측정하고, 이에 대한 보상을 해당 프로세스에서 보상하여 제품의 품질을 향상시킬 수 있는 반도체 칩의 GOI 데미지를 검출하기 위한 장치를 제공하는 것으로, 이에 따른 장치는 트랜지스터와 같은 반도체 소자를 형성되는 웨이퍼 기판과, 상기 웨이퍼 기판의 배면에 증착되는 다수개의 폴리와, 상기 웨이퍼 기판을 관통하여 상기 다수개의 폴리와 접속되는 비아와, 상기 비아와 접속되고 상기 웨이퍼 기판의 상면에 형성되는 메탈 칩 가드로 구성된 반도체 칩; 상기 다수개의 폴리 각각에 접촉되는 다수개의 터미널이 상면에 형성되는 웨이퍼 척; 및 상기 다수개의 터미널에 접속되어 터미널에 접속된 해당 폴리에 흐르게 되는 미세 전류를 측정하고, 그 측정된 전류에 반대되는 바이어스를 걸어주는 게이지를 포함한다.

Description

반도체 칩의 ＧＯＩ 데미지를 검출하기 위한 장치{APPARATUS FOR DETECTING GATE OXIDE INTEGRITY DAMAGE OF SEMICONDUCTOR CHIP}

본 발명은 반도체 칩에 관한 것으로서, 좀 더 상세하게는 반도체 칩의 GOI 데미지를 검출할 수 있는 GOI 데미지를 검출하기 위한 장치에 관한 것이다.

일반적으로 반도체 칩은 반도체 소자나 회로를 탑재한 실리콘의 작은 조각을 의미하는 것이며, 웨이퍼에서 칩 가드(chip guard)를 통해 구역화되고 반도체 제조공정이 완료되면 칩별로 소잉(sawing)되어 조각조각 나뉘게 된다.

그리고 반도체 소자에서 발생되는 GOI 데미지(Gate Oxide Integrity)란 플라즈마를 이용한 증착과정에서 플라즈마가 기판의 표면에서 불균일하게 영향을 미치고, 이로 인해 플라즈마에 의한 전위차가 발생하여 근접한 두 위치에서 금속 배선, 비아, 콘택을 통해 두 게이트 산화 사이에 미세 전류가 흐를 수 있는 폐루프가 형성된다.

도 1에서는 종래 반도체 소자의 구조를 단면도로 나타내고 있다.

반도체 소자는 기판(1)에 형성된 실리콘 산화막(3)에 제공된 게이트(5)의 양측으로 소스(7) 및 드레인(9)을 형성하고, 절연막(11)을 적층하는 기본적인 구조에 콘택(또는 비아)(13)을 통해 금속 배선(15)과 통전되는 구조로 되어 있다.

이러한 반도체 소자가 하나의 칩 내부에 다수개 형성되어 하나의 칩구조를 형성하며, 각 칩들은 테두리에 형성된 칩 가드(17)를 통해 구분되어진다.

칩 가드(17)는 접지 기능과 함께 칩을 소잉하는 과정에서 칩이 손상되는 것을 방지하기 위해 형성되는 것이다.

그러나 종래에는 반도체 칩이 완성된 이후에 GOI 데미지를 검출하기 때문에 반도체를 제조하는 어느 공정에서 GOI 데미지가 발생되는 지 확인할 수 없다.

따라서 일일이 반도체 제조공정을 재점검하여 문제가 된 공정을 찾아 조치를 취해야 하므로 작업 효율성이 떨어지게 된다.

또한 GOI 데미지의 원인을 찾아 조치를 취하는 동안에는 반도체를 생산하는 수율은 답보 상태에 머물기 때문에 생산성이 떨어지는 문제점이 있다.

본 발명은 이와 같은 문제점들을 해결하기 위해 제안된 것으로, 반도체를 생산하는 과정에서 GOI 데미지가 발생되는 지점을 파악하여 플라즈마에 의한 데미지 정도를 측정하고, 이에 대한 보상을 해당 프로세스에서 보상하여 제품의 품질을 향상시킬 수 있는 반도체 칩의 GOI 데미지를 검출하기 위한 장치를 제공하는 데 있다.

상술한 기술적 과제를 달성하기 위한 본 발명의 장치는, 트랜지스터와 같은 반도체 소자를 형성되는 웨이퍼 기판과, 상기 웨이퍼 기판의 배면에 증착되는 다수개의 폴리와, 상기 웨이퍼 기판을 관통하여 상기 다수개의 폴리와 접속되는 비아와, 상기 비아와 접속되고 상기 웨이퍼 기판의 상면에 형성되는 메탈 칩 가드로 구성된 반도체 칩; 상기 다수개의 폴리 각각에 접촉되는 다수개의 터미널이 상면에 형성되는 웨이퍼 척; 및 상기 다수개의 터미널에 접속되어 터미널에 접속된 해당 폴리에 흐르게 되는 미세 전류를 측정하고, 그 측정된 전류에 반대되는 바이어스를 걸어주는 게이지를 포함한다.

여기서 상기 메탈 칩 가드는 반도체 칩이 다층 구조일 때 각 층에 형성되고, 상기 각 층에 형성된 메탈 칩 가드는 상기 웨이퍼 기판을 관통하는 비아를 통해 폴리와 접속된다.

이하 본 발명에 따른 바람직한 일 실시예를 첨부된 도면에 의거하여 상세히 설명한다.

도 2는 본 발명에 따른 반도체 칩의 구조를 설명하고 있는 단면도이다.

도 2에 도시한 바와 같이, 통상의 반도체 소자를 가진 본 발명의 반도체 칩은 웨이퍼 기판(21) 위에 트랜지스터와 같은 반도체 소자(23)를 형성하고, 그 반도체 소자(23)에 비아(25)와 접속되는 칩 가드(27)를 형성하며, 웨이퍼 기판(21)의 배면에 상기 비아(25)와 접속되는 폴리(29)를 증착하는 것이다.

좀 더 상세히 설명하면, 웨이퍼 기판(21)의 배면에 폴리(29)를 증착하고, 웨이퍼 기판(21)의 상면에 반도체 제조공정을 이용하여 반도체 소자(23) 및 소자 분리를 위한 트렌치(31)를 형성하며, 반도체 소자(23)와 트렌치(31)가 형성된 그 위에 산화막(33)을 형성한 후 게이트(35) 또는 소스(37) 및 드레인(39)과 접속되는 콘택(41)을 형성한다.

이때 제 1 메탈 칩 가드(27a)와 접속될 비아(25)도 함께 형성하게 되며, 이 비아(25)는 웨이퍼 기판(21)의 배면에 증착된 폴리(29)와 접속된다.

폴리(29)는 칩 가드로 분리되는 반도체 칩에 1개씩 형성되어 웨이퍼 기판 전체에 다수개가 형성되며 후술하는 웨이퍼 척의 터미널과 접속하게 된다.

상기한 콘택(41)과 비아(25)에는 제 1 메탈 칩 가드(27a)와 제 1 금속 배선(45)이 접속된다.

그리고 제 1 메탈 칩 가드(27a)와 제 1 금속 배선(45)이 형성된 위에 산화막(47)을 형성하고, 그 산화막(47)에 비아(49)를 형성하되, 상기한 제 1 메탈 칩 가드(29a)와 제 1 금속 배선(45)의 상면에 접촉되도록 비아(49)를 형성한다.

산화막(47)의 상측에는 비아(49)와 접속되는 제 2 메탈 칩 가드(27b)와 제 2 금속 배선(51)이 형성된다.

이와 같은 구조를 갖는 반도체 칩은 웨이퍼 기판이 웨이퍼 척에 안착되어 있는 상태에서 이상이 발생될 시 도 3에 도시한 바와 같이, 웨이퍼 척(61)에 구성된 검출수단에 의해 GOI 데미지의 발생을 검출할 수 있게 된다.

웨이퍼 검출수단은 웨이퍼 기판(21)의 배면에 형성된 폴리(29)에 대응되도록 웨이퍼 척(61)의 상면에 형성된 다수개의 터미널(63)과, 이 다수개의 터미널(63)에 접속되는 게이지(65)를 포함한다.

여기서 다수개의 터미널(63) 각각은 폴리(29)에 대응되는 개수와 형태로 웨이퍼 척(61)의 상면에 형성되며, 도체인 금속재질로 형성되어 전류가 통전 가능하도록 한다.

이러한 다수개의 터미널(63) 모두에 접속되는 게이지(65)는 다수개의 터미널 중 플라즈마에 의해 반도체 칩에 차징된 전하량을 측정하고, 그 측정된 전하량에 대해 반대되는 바이어스(bias)를 걸어줌으로써 반도체 칩에 차징된 전하를 중성화하여 포텐셜을 줄여줄 수 있게 된다.

이상과 같이 구성되는 본 발명에 따른 실시예는 다음과 같은 작용을 나타낸다.

폴리(29)가 형성된 웨이퍼 기판(21)을 웨이퍼 척(61)에 안착시킨 상태에서 플라즈마가 가해질 경우, 플라즈마로 인한 전하가 반도체 칩 내의 다른 위치에서 불균일하게 분포되어 전위차가 발생하고, 이에 따라 미세 전류에 의해 전류가 흐를 수 있게 된다.

이때 본 발명의 특징에 따라 제안된 반도체 칩의 하면에 형성된 폴리(29)가 비아(25)를 통해 칩 가드(27)와 접속되고, 웨이퍼 척(61)에 안착된 웨이퍼 기판(21)의 폴리(29)가 터미널(63)에 접촉되어 있으면 게이지(65)를 통해 어느 위치의 반도체 칩에 차징된 전하량을 측정할 수 있게 된다.

따라서 반도체 칩 또는 반도체 내부의 위치에 따라 측정된 전하량에 반대되는 바이어스 전압을 가하여 차징된 전하를 중성화시켜 포텐셜을 줄일 수 있게 된다.

이상에서 살펴본 바와 같이 본 발명에 의하면, 반도체 칩을 제조하는 과정에서 사용된 플라즈마에 의해 반도체 칩에 차징된 전하를 측정함으로써 GOI 데미지를 발생시킬 수 있는 전하량을 측정할 수 있게 되어 해당 프로세스에 대응이 가능하도록 한다.

그리고 터미널에 접속된 게이지를 통해 측정된 전하량에 반대되는 바이어스 전압을 가하여 차징된 전하를 중성화시킴으로써 포텐셜을 줄인다.

따라서 GOI 데미지에 의해 반도체 칩의 손상을 방지하여 생산수율을 크게 향상시키게 된다.

도 1은 종래 반도체 칩의 구조를 도시한 단면도이고,

도 2는 본 발명에 따른 반도체 칩의 구조를 설명하고 있는 단면도이며,

도 3은 본 발명에 따른 구조를 가진 반도체 칩의 폴리와 웨이퍼 척의 대응관계를 설명하기위한 개략도이다.

Claims (2)

1. 트랜지스터와 같은 반도체 소자를 형성되는 웨이퍼 기판과, 상기 웨이퍼 기판의 배면에 증착되는 다수개의 폴리와, 상기 웨이퍼 기판을 관통하여 상기 다수개의 폴리와 접속되는 비아와, 상기 비아와 접속되고 상기 웨이퍼 기판의 상면에 형성되는 메탈 칩 가드로 구성된 반도체 칩;

   상기 다수개의 폴리 각각에 접촉되는 다수개의 터미널이 상면에 형성되는 웨이퍼 척; 및

   상기 다수개의 터미널에 접속되어 터미널에 접속된 해당 폴리에 흐르게 되는 미세 전류를 측정하고, 그 측정된 전류에 반대되는 바이어스를 걸어주는 게이지

   를 포함하며, 상기 메탈 칩 가드는 반도체 칩이 다층 구조일 때 각 층에 형성되고, 상기 각 층에 형성된 메탈 칩 가드는 상기 웨이퍼 기판을 관통하는 비아를 통해 폴리와 접속되는 반도체 칩의 GOI 데미지를 검출하기 위한 장치.
2. 삭제