KR100489282B1 - 박막 트랜지스터 어레이 기판 및 그 제조방법 - Google Patents
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Abstract
본 발명은 개구율 감소없이 스페이서를 형성할 수 있는 박막트랜지스터 어레이 기판 및 그 제조 방법에 관한 것이다.
본 발명에 따른 박막 트랜지스터 어레이 기판은 기판 상에 형성되는 게이트라인과, 상기 게이트라인과 게이트절연막을 사이에 두고 교차하여 화소영역을 결정하는 데이터라인과, 상기 게이트라인과 데이터라인의 교차부에 형성되는 박막트랜지스터와, 상기 박막트랜지스터와 접속되도록 상기 화소영역에 형성되는 화소전극과, 상기 화소영역을 제외한 기판 상에 잉크젯 분사방식으로 형성되는 스페이서를 구비하며, 상기 데이터라인 및 게이트라인 중 적어도 어느 하나는 상기 스페이서와 중첩되는 영역의 폭이 상대적으로 넓게 형성되는 것을 특징으로 한다.
Description
본 발명은 박막트랜지스터 어레이 기판에 관한 것으로, 특히 개구율 감소없이 스페이서를 형성할 수 있는 박막트랜지스터 어레이 기판 및 그 제조 방법에 관한 것이다.
액정 표시 장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이러한 액정 표시 장치는 서로 대향하여 합착된 박막 트랜지스터 어레이 기판(하부 기판) 및 칼러 필터 어레이 기판(상부 기판)과, 두 기판 사이에서 셀갭을 일정하게 유지시키기 위한 스페이서와, 스페이서에 의해 마련된 액정공간에 채워진 액정을 구비한다.
박막 트랜지스터 어레이 기판은 다수의 신호 라인들 및 박막 트랜지스터와, 그들 위에 액정 배향을 위해 도포된 배향막으로 구성된다. 칼라 필터 어레이 기판은 칼러 구현을 위한 칼라 필터 및 빛샘 방지를 위한 블랙 매트릭스와, 그들 위에 액정 배향을 위해 도포된 배향막으로 구성된다.
스페이서는 산포방식으로 형성되는 볼스페이서와 포토리쏘그래피공정으로 형성되는 패턴스페이서로 구분된다.
볼스페이서는 산포기를 이용하여 기판 상에 산포되어 상/하부기판의 셀갭을 유지하게 된다. 그러나, 볼스페이서를 균일하게 산포하기 어려우며 상/하판 사이에서 움직이기 때문에 리플현상이 발생하는 문제점이 있다.
패턴스페이서는 포토리쏘그래피공정에 의해 패턴형태로 특정위치에 고정되게 형성되어 상/하판의 셀갭을 유지하게 된다. 그러나, 패턴스페이서는 포토리쏘그래피공정으로 형성되므로 마스크공정이 추가로 필요로 하는 문제점이 있다. 또한, 패턴스페이서를 형성하기 위해 기판 상에 전면 증착되는 패턴스페이서물질은 노광, 현상 및 식각공정을 거치면서 약 95%이상이 제거될만큼 재료비 및 제조비가 많이 드는 문제점이 있다.
이러한 문제점을 해결하기 위해 잉크젯분사장치로 형성된 스페이서를 구비한 박막트랜지스터 어레이 기판이 제안되었다.
도 1은 종래 잉크젯 분사장치로 형성된 스페이서를 구비한 박막 트랜지스터 어레이 기판을 나타낸 평면도이며, 도 2는 도 1에서 선"Ⅰ-Ⅰ'"를 따라 절취한 박막 트랜지스터 어레이 기판을 나타낸 단면도이다.
도 1 및 도 2를 참조하면, 종래 박막 트랜지스터 어레이 기판은 하부 기판(1) 상에 교차되게 형성된 게이트 라인(2) 및 데이터 라인(4)과, 그 교차부마다 형성된 박막 트랜지스터(30)와, 그 교차 구조로 마련된 화소 영역에 화소 전극(22)과, 스토리지전극(24)과 게이트라인(2)의 중첩부에 형성된 스토리지 캐패시터(28)와, 스토리지 캐패시터(28)와 중첩되게 형성되는 스페이서(32)를 구비한다.
게이트라인(2)은 박막트랜지스터(30)의 게이트전극(6)에 게이트신호를 공급한다. 이러한 게이트라인(2)은 데이터라인(4)과 게이트절연막(12)을 사이에 두고 중첩되는 영역에서 제1 폭(W1)을 갖도록 형성되며, 화소전극들(22) 사이에 위치하는 영역에서 제1 폭(W1)보다 넓은 제2 폭(W2)을 갖도록 형성된다. 즉, 데이터라인(4)과 중첩되는 영역에서 게이트라인(2)의 폭을 상대적으로 좁게 형성하여 데이터라인(4)에 공급되는 화소신호와 게이트라인(2)에 공급되는 게이트신호 간의 커플링으로 인한 신호왜곡을 방지하게 된다.
데이터라인(4)은 제3 폭(W3)을 갖도록 형성되며 박막트랜지스터(30)의 드레인전극(10)을 통해 화소전극(22)에 화소신호를 공급한다.
게이트라인(2)과 데이터라인(4)은 교차구조로 형성되어 화소영역(34)을 정의한다.
박막 트랜지스터(30)는 게이트 라인(2)의 게이트 신호에 응답하여 데이터 라인(4)의 화소 신호가 화소 전극(22)에 충전되어 유지되게 한다. 이를 위하여, 박막 트랜지스터(30)는 게이트 라인(2)에 접속된 게이트 전극(6)과, 데이터 라인(4)에 접속된 소스 전극(8)과, 화소 전극(22)에 접속된 드레인 전극(10)을 구비한다. 또한, 박막 트랜지스터(30)는 게이트 전극(6)과 게이트 절연막(12)을 사이에 두고 중첩되면서 소스 전극(8)과 드레인 전극(10) 사이에 채널을 형성하는 활성층(14)을 더 구비한다. 이러한 활성층(14) 위에는 소스 전극(8) 및 드레인 전극(10)과 오믹 접촉을 위한 오믹 접촉층(16)이 더 형성된다.
화소 전극(22)은 보호막(18)을 관통하는 제1 접촉홀(20a)을 통해 박막 트랜지스터(30)의 드레인 전극(10)과 접속되어 화소 영역(34)에 형성된다.
이에 따라, 박막 트랜지스터(30)를 통해 화소 신호가 공급된 화소 전극(22)과 기준 전압이 공급된 공통 전극(도시하지 않음) 사이에는 전계가 형성된다. 이러한 전계에 의해 박막 트랜지스터 어레이 기판과 칼라 필터 어레이 기판 사이에서 소정 방향으로 배열된 액정 분자들이 유전 이방성에 의해 회전하게 된다. 액정 분자들의 회전 정도에 따라 화소 영역(34)을 투과하는 광 투과율이 달라지게 됨으로써 화상을 구현하게 된다.
스토리지 캐패시터(28)는 게이트라인(2)과, 그 게이트라인(2)과 게이트 절연막(12)을 사이에 두고 중첩되는 스토리지전극(24)과, 그 스토리지전극(24)과 보호막(18)을 관통하는 제2 접촉홀(20b)을 통해 접속된 화소 전극(22)으로 구성된다. 이러한 스토리지 캐패시터(28)는 화소 전극(22)에 충전된 화소 신호가 다음 화소 신호가 충전될 때까지 안정적으로 유지되게 한다.
스페이서(32)는 박막트랜지스터 어레이 기판과 칼라필터 어레이 기판 사이의 셀갭을 유지하게 된다. 이러한 스페이서(32)는 칼라필터 어레이기판의 블랙매트릭스(도시하지 않음)와 중첩되는 박막트랜지스터 어레이 기판 영역에 잉크젯 분사장치를 이용하여 형성된다. 즉, 스페이서(32)는 박막트랜지스터 어레이 기판 상에 형성되는 TFT(30) 또는 스토리지캐패시터(28)와 중첩되게 형성된다.
잉크젯 분사장치로 형성되는 스페이서(32)의 제조공정을 도 3a 내지 도 3c를 결부하여 상세히 설명하기로 한다.
먼저, 화소전극(22)이 형성된 하부기판(1) 상에 도 3a에 도시된 바와 같이 잉크젯 분사장치(40)가 정렬된다. 정렬된 잉크젯 분사장치(40)를 이용하여 도 3b에 도시된 바와 같이 스페이서물질(33)이 하부기판(1)의 TFT(30) 또는 스토리지캐패시터(28) 상에 분사된다. 즉, 잉크젯헤드(44)의 압전소자에 전압이 인가되면 물리적인 압력이 발생되어 스페이서물질(33)이 담긴 용기(42)와 노즐(46) 사이의 유로가 수축, 이완을 반복하는 현상에 의해 스페이서물질(33)이 노즐(46)을 통해 하부기판(1) 상에 분사된다.
스페이서물질(33)이 노즐(46)을 통해 분사되어 형성된 스페이서(32)는 도 3c에 도시된 바와 같이 광원(48)에 의해 자외선에 노출되거나 열에 의한 소성과정을 거쳐 일정폭과 높이를 갖게 된다.
종래 잉크젯 방식으로 형성되는 스페이서(32)는 점도가 낮은 상태에서 노즐을 통해 하부기판(1)으로 떨어지면서 중력을 받게 된다. 이에 따라, 블랙매트릭스와 중첩되게 형성되어야 하는 스페이서(32)는 하부기판(1) 상에 안착될 때 넓게 퍼져 도 4에 도시된 바와 같이 블랙매트릭스에 의해 가려지는 TFT(30), 스토리지캐패시터(28) 또는 데이터라인(4)과 중첩되지 않는 영역에 형성되어 화소전극(22) 상에 얼룩으로 보이는 문제점이 있다. 즉, 하부기판(1) 상에 안착되는 스페이서(32)는 높이/퍼짐폭의 비가 작아져 스페이서(32)는 블랙매트릭스와 중첩되지 않는 화소전극(22)에 형성되어 화소전극(22) 상에 얼룩으로 보이는 문제점이 있다.
따라서, 본 발명의 목적은 개구율 감소없이 스페이서를 형성할 수 있는 박막트랜지스터 어레이 기판 및 그 제조방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명의 실시 예에 따른 박막트랜지스터 어레이 기판은 기판 상에 형성되는 게이트라인과, 상기 게이트라인과 게이트절연막을 사이에 두고 교차하여 화소영역을 결정하는 데이터라인과, 상기 게이트라인과 데이터라인의 교차부에 형성되는 박막트랜지스터와, 상기 박막트랜지스터와 접속되도록 상기 화소영역에 형성되는 화소전극과, 상기 화소영역을 제외한 기판 상에 형성되는 스페이서를 구비하며, 상기 데이터라인 및 게이트라인 중 적어도 어느 하나는 상기 스페이서와 중첩되는 영역의 폭이 상대적으로 넓게 형성되는 것을 특징으로 한다.
상기 데이터라인은 상기 게이트라인과 교차되는 직진부와, 상기 직진부에서 돌출되어 상기 스페이서의 폭보다 넓게 형성된 돌출부를 포함하는 것을 특징으로 한다.
상기 게이트라인은 상기 데이터트라인과 교차되는 직진부와, 상기 직진부에서 돌출되어 상기 스페이서의 폭보다 넓게 형성된 돌출부를 포함하는 것을 특징으로 한다.
상기 돌출부는 사각형을 포함하는 다각형 및 원형 중 어느 한 형태로 형성되는 것을 특징으로 한다.
상기 돌출부의 폭은 약 30~50㎛으로 형성되는 것을 특징으로 한다.
상기 박막트랜지스터 어레이 기판은 상기 게이트라인과, 그 게이트라인과 상기 게이트절연막 및 보호막을 사이에 두고 중첩되는 상기 화소전극으로 이루어진 스토리지캐패시터를 구비하는 것을 특징으로 한다.
상기 스토리지캐패시터는 상기 게이트절연막 상에 상기 화소전극과 접속되는 스토리지전극을 추가로 구비하는 것을 특징으로 한다.
상기 스페이서는 반원 및 반타원 중 어느 한 형태로 형성되는 것을 특징으로 한다.
상기 목적을 달성하기 위하여, 본 발명에 따른 박막트랜지스터 어레이 기판의 제조방법은 기판 상에 게이트라인을 형성하는 단계와, 상기 게이트라인과 게이트절연막을 사이에 두고 교차하여 화소영역을 결정하는 데이터라인을 형성하는 단계와, 상기 게이트라인과 데이터라인의 교차부에 박막트랜지스터를 형성하는 단계와, 상기 박막트랜지스터와 접속되도록 상기 화소영역에 화소전극을 형성하는 단계와, 상기 화소영역을 제외한 기판 상에 스페이서를 형성하는 단계를 포함하며, 상기 스페이서와 중첩되는 영역의 상기 데이터라인 및 게이트라인 중 적어도 어느 하나의 폭을 상대적으로 넓게 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 데이터라인을 형성하는 단계는 상기 게이트라인과 교차되는 직진부와, 상기 직진부에서 돌출되어 상기 스페이서의 폭보다 넓은 돌출부를 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 게이트라인을 형성하는 단계는 상기 데이터트라인과 교차되는 직진부와, 상기 직진부에서 돌출되어 상기 스페이서의 폭보다 넓은 돌출부를 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 돌출부는 사각형을 포함하는 다각형 및 원형 중 어느 한 형태로 형성되는 것을 특징으로 한다.
상기 박막트랜지스터 어레이 기판의 제조방법은 상기 게이트절연막 및 보호막을 사이에 두고 상기 게이트라인과 중첩되는 화소전극으로 이루어진 스토리지캐패시터를 형성하는 단계를 추가로 포함하는 것을 특징으로 한다.
상기 박막트랜지스터 어레이 기판의 제조방법은 상기 게이트절연막과 보호막 사이에 상기 화소전극과 접속되는 스토리지전극을 형성하는 단계를 추가로 포함하는 것을 특징으로 한다.
상기 스페이서는 잉크젯 분사방식으로 반원 및 반타원 중 어느 한 형태로 형성되는 것을 특징으로 한다.
상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부 도면을 참조한 본 발명의 바람직한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 본 발명의 바람직한 실시 예들을 도 5 내지 도 14를 참조하여 상세하게 설명하기로 한다.
도 5는 본 발명의 제1 실시 예에 따른 박막트랜지스터 어레이 기판을 나타내는 평면도이며, 도 6은 도 5에서 선"Ⅱ-Ⅱ'"를 따라 절취한 박막트랜지스터 어레이 기판을 나타내는 단면도이다.
도 5 및 도 6을 참조하면, 본 발명의 제1 실시 예에 따른 박막트랜지스터 어레이 기판은 하부 기판(51) 상에 선택적으로 폭이 다르게 형성된 게이트라인(52)과, 게이트라인(52)과 게이트절연막(62)을 사이에 두고 교차되게 형성된 데이터 라인(54)과, 그 교차부마다 형성된 박막 트랜지스터(80)와, 그 교차 구조로 마련된 화소 영역(84)에 화소 전극(72)과, 스토리지전극(74)과 게이트라인(52)의 중첩부에 형성된 스토리지 캐패시터(78)와, 스토리지 캐패시터(78)와 중첩되게 형성되는 스페이서(82)를 구비한다.
게이트라인(52)은 박막트랜지스터(80)의 게이트전극(56)에 게이트신호를 공급한다. 이러한 게이트라인(52)은 화소영역(84)을 정의하는 직진부(52a)와, 직진부(52a)에서 돌출된 돌출부(52b)로 이루어진다. 직진부(52a)는 종래 게이트라인의 제1 폭(W1)보다 상대적으로 작은 폭(d1)을 갖도록 형성되어 돌출부(52b)에 의한 화소전극(72)의 개구율 감소를 방지하게 된다. 돌출부(52b)는 스토리지전극(74)과 중첩되며 스페이서(82)가 잉크젯분사장치로 분사되어 형성되는 영역으로써 직진부(52a)보다 상대적으로 넓은 폭(d2)으로 형성된다. 예를 들어, 돌출부(52b)는 데이터라인(54)과 평행한 폭(세로)을 약 30~50㎛로, 데이터라인(54)과 수직한 폭(가로)을 약 30~50㎛로 형성된다. 이러한 돌출부(52b)는 원형형태의 스페이서(82)의 폭보다 넓은 사각형으로 형성되거나 도 7에 도시된 바와 같이 스페이서(82)의 폭보다 넓은 원형으로 형성된다.
데이터라인(54)은 박막트랜지스터(80)의 드레인전극(60)을 통해 화소전극(72)에 화소신호를 공급한다.
박막 트랜지스터(80)는 게이트 라인(52)의 게이트 신호에 응답하여 데이터 라인(54)의 화소 신호가 화소 전극(72)에 충전되어 유지되게 한다. 이를 위하여, 박막 트랜지스터(80)는 게이트 라인(52)에 접속된 게이트 전극(56)과, 데이터 라인(54)에 접속된 소스 전극(58)과, 화소 전극(72)에 접속된 드레인 전극(60)을 구비한다. 또한, 박막 트랜지스터(80)는 게이트 전극(56)과 게이트 절연막(62)을 사이에 두고 중첩되면서 소스 전극(58)과 드레인 전극(60) 사이에 채널을 형성하는 활성층(64)을 더 구비한다. 이러한 활성층(64) 위에는 소스 전극(58) 및 드레인 전극(60)과 오믹 접촉을 위한 오믹 접촉층(66)이 더 형성된다.
화소 전극(72)은 보호막(68)을 관통하는 제1 접촉홀(70a)을 통해 박막 트랜지스터(80)의 드레인 전극(60)과 접속되어 화소 영역(84)에 형성된다.
이에 따라, 박막 트랜지스터(80)를 통해 화소 신호가 공급된 화소 전극(72)과 기준 전압이 공급된 공통 전극(도시하지 않음) 사이에는 전계가 형성된다. 이러한 전계에 의해 박막 트랜지스터 어레이 기판과 칼라 필터 어레이 기판 사이에서 소정 방향으로 배열된 액정 분자들이 유전 이방성에 의해 회전하게 된다. 액정 분자들의 회전 정도에 따라 화소 영역(84)을 투과하는 광 투과율이 달라지게 됨으로써 화상을 구현하게 된다.
스토리지 캐패시터(78)는 게이트라인(52)과, 그 게이트라인(52)과 게이트 절연막(62)을 사이에 두고 중첩되는 스토리지전극(74)과, 그 스토리지전극(74)과 보호막(68)을 관통하는 제2 접촉홀(70b)을 통해 접속된 화소 전극(72)으로 구성된다. 여기서, 스토리지전극(74)은 게이트라인(52)의 돌출부(52b)와 게이트절연막(62)을 사이에 두고 중첩되며, 스토리지캐패시터(78)의 용량값을 크게 하기 위해서 게이트라인(52)의 직진부(52a) 및 돌출부(52b)와 일부 중첩되어 "T"자 형태로 형성될 수도 있다.
이러한 스토리지 캐패시터(78)는 화소 전극(72)에 충전된 화소 신호가 다음 화소 신호가 충전될 때까지 안정적으로 유지되게 한다.
스페이서(82)는 박막트랜지스터 어레이 기판과 칼라필터 어레이 기판 사이의 셀갭을 유지하게 된다. 이러한 스페이서(82)는 칼라필터 어레이기판의 블랙매트릭스(도시하지 않음)와 중첩되는 게이트라인(52)의 돌출부 영역에 잉크젯 분사장치를 이용하여 반원 또는 반타원형태로 형성된다. 즉, 스페이서(82)는 스토리지캐패시터(78)와 중첩되게 형성된다.
도 8a 내지 도 8f는 도 5 및 도 6에 도시된 본 발명의 제1 실시 예에 따른 박막트랜지스터 어레이 기판의 제조방법을 나타내는 평면도 및 단면도이다.
도 8a를 참조하면, 제1 마스크공정으로 하부기판(51) 상에 게이트라인(52) 및 게이트전극(56)을 포함하는 제1 도전패턴군이 형성된다.
이를 상세히 설명하면, 하부기판(51) 상에 스퍼터링 등의 증착방법을 통해 게이트금속층이 형성된다. 게이트금속층은 알루미늄(Al)계 금속, 몰리브덴(Mo), 구리(Cu) 등과 같은 금속으로 이루어진다. 이어서, 게이트금속층이 식각공정을 포함하는 포토리쏘그래피공정으로 패터닝됨으로써 직진부(52a)와 돌출부(52b)를 갖는 게이트라인(52) 및 게이트전극(56)을 포함하는 제1 도전패턴군이 형성된다.
도 8b를 참조하면, 제2 마스크공정으로 제1 도전패턴군이 형성된 하부기판(51) 상에 게이트절연막(62)과, 활성층(64) 및 오믹접촉층(66)을 포함하는 반도체패턴이 형성된다.
이를 상세히 설명하면, 게이트절연막(62)은 제1 도전 패턴군이 형성된 하부 기판(51) 상에 PECVD, 스퍼터링 등의 증착 방법을 통해 형성된다. 게이트 절연막(62)의 재료로는 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연 물질이 이용된다.
게이트절연막(62)이 형성된 하부기판(51) 상에 PECVD 증착 방법을 통해 제1 및 제2 반도체층이 순차적으로 형성된다. 여기서, 제1 반도체층은 불순물이 도핑되지 않은 비정질실리콘이 이용되며, 제2 반도체층은 N형 또는 P형의 불순물이 도핑된 비정질실리콘이 이용된다. 이어서, 제1 및 제2 반도체층이 건식식각공정을 포함하는 포토리쏘그래피공정에 의해 패터닝됨으로써 활성층(64) 및 오믹접촉층(66)을 포함하는 반도체패턴이 형성된다.
도 8c를 참조하면, 제3 마스크공정으로 반도체패턴이 형성된 하부기판(51) 상에 제2 도전패턴군이 형성된다.
이를 상세히 설명하면, 반도체패턴이 형성된 게이트절연막(62) 상에 스퍼터링 등의 증착방법을 통해 소스/드레인금속층이 증착된다. 여기서, 소스/드레인 금속층은 크롬(Cr), 몰리브덴(Mo), 구리(Cu) 등이 이용된다. 이어서, 소스/드레인금속층이 식각공정을 포함하는 포토리쏘그래피공정에 의해 패터닝됨으로써 데이터라인(54), 스토리지전극(74), 소스전극(58) 및 드레인전극(60)을 포함하는 제2 도전패턴군이 형성된다. 그런 다음, 소스전극(58) 및 드레인전극(60)을 마스크로 이용한 건식식각공정으로 박막트랜지스터의 채널부에서 오믹 접촉층(66)이 제거됨으로써 활성층(64)이 노출된다.
도 8d를 참조하면, 제4 마스크공정으로 제2 도전패턴군이 형성된 하부기판(51) 상에 제1 및 제2 접촉홀(70a,70b)을 포함하는 보호막(68)이 형성된다.
이를 상세히 설명하면, 제2 도전 패턴군이 형성된 게이트절연막(62) 상에 보호막(68)이 형성된다. 보호막(68)으로는 게이트 절연막(62)과 같은 무기 절연 물질이나 유전상수가 작은 아크릴(acryl)계 유기 화합물, BCB 또는 PFCB 등과 같은 유기 절연 물질이 이용된다.
이어서, 보호막(68)을 건식식각공정을 포함하는 포토리쏘그래피공정에 의해 패터닝됨으로써 제1 및 제2 접촉홀(70a,70b)이 형성된다. 제1 접촉홀(70a)은 보호막을 관통하여 드레인전극(60)을 노출시키며, 제2 접촉홀은 보호막(68)을 관통하여 스토리지전극(74)을 노출시킨다.
도 8e를 참조하면, 제5 마스크공정으로 보호막(68)이 형성된 하부기판(51) 상에 제3 도전패턴군이 형성된다.
이를 상세히 설명하면, 보호막(68) 상에 스퍼터링 등의 증착방법을 통해 투명전도성물질이 형성된다. 여기서, 투명전도성물질은 인듐 틴 옥사이드(Indium Tin Oxide), 인듐 징크 옥사이드(Indium Zinc Oxide) 또는 인듐 틴 징크 옥사이드(Indium Tin Zinc Oxide) 등이 이용된다. 이어서, 투명전도성물질이 습식식각공정을 포함하는 포토리쏘그래피공정에 의해 패터닝됨으로써 화소전극(72)이 형성된다. 화소전극(72)은 제1 접촉홀(70a)을 통해 드레인전극(60)과 접속되며, 제2 접촉홀(70b)을 통해 스토리지전극(74)과 접속된다.
도 8f를 참조하면, 화소전극(72)이 형성된 하부기판(51) 상에 스페이서(82)가 형성된다.
이를 상세히 설명하면, 게이트라인(52)의 돌출부(52b)와 중첩되는 화소전극(72) 상에 잉크젯 분사방식을 통해 스페이서물질이 형성된다. 이어서, 스페이서물질이 자외선 또는 열에 의한 소성공정으로 소성됨으로써 게이트라인(52)의 돌출부(52b)와 중첩되는 소정높이와 폭을 갖는 스페이서(82)가 형성된다.
도 9는 본 발명의 제2 실시 예에 따른 박막트랜지스터 어레이 기판을 나타내는 평면도이며, 도 10은 도 9에서 선"Ⅲ-Ⅲ'"를 따라 절취한 박막트랜지스터 어레이 기판을 나타내는 단면도이다.
도 9 및 도 10을 참조하면, 본 발명의 제2 실시 예에 따른 박막트랜지스터 어레이 기판은 하부 기판(51) 상에 선택적으로 폭이 다르게 형성된 게이트라인(52)과, 게이트라인(52)과 게이트절연막(62)을 사이에 두고 교차되게 형성된 데이터 라인(54)과, 그 교차부마다 형성된 박막 트랜지스터(80)와, 그 교차 구조로 마련된 화소 영역(84)에 형성된 화소 전극(72)과, 화소 전극(72)과 게이트라인(52)의 중첩부에 형성된 스토리지 캐패시터(78)와, 게이트라인(52)과 중첩되게 형성되는 스페이서(82)를 구비한다.
게이트라인(52)은 박막트랜지스터(80)의 게이트전극(56)에 게이트신호를 공급한다. 이러한 게이트라인(52)은 화소영역(84)을 정의하는 직진부(52a)와, 직진부(52a)에서 돌출된 돌출부(52b)로 이루어진다. 직진부(52a)는 종래 게이트라인의 제1 폭(W1)보다 상대적으로 작은 폭(d1)을 갖도록 형성되어 돌출부(52b)에 의한 화소전극(72)의 개구율 감소를 방지하게 된다. 돌출부(52b)는 스페이서(82)가 잉크젯분사장치로 분사되어 형성되는 영역으로써 직진부(52a)보다 상대적으로 넓은 폭(d2)으로 형성된다. 예를 들어, 돌출부(52b)는 데이터라인(54)과 평행한 폭을 약 30~50㎛로, 데이터라인(54)과 수직한 폭을 약 30~50㎛로 형성된다. 이러한 돌출부(52b)는 원형형태의 스페이서(82)의 폭보다 넓은 사각형으로 형성되거나 도 11에 도시된 바와 같이 스페이서(82)의 폭보다 넓은 원형으로 형성된다.
데이터라인(54)은 박막트랜지스터(80)의 드레인전극(60)을 통해 화소전극(72)에 화소신호를 공급한다.
박막 트랜지스터(80)는 게이트 라인(52)의 게이트 신호에 응답하여 데이터 라인(54)의 화소 신호가 화소 전극(72)에 충전되어 유지되게 한다. 이를 위하여, 박막 트랜지스터(80)는 게이트 라인(52)에 접속된 게이트 전극(56)과, 데이터 라인(54)에 접속된 소스 전극(58)과, 화소 전극(72)에 접속된 드레인 전극(60)을 구비한다. 또한, 박막 트랜지스터(80)는 게이트 전극(56)과 게이트 절연막(62)을 사이에 두고 중첩되면서 소스 전극(58)과 드레인 전극(60) 사이에 채널을 형성하는 활성층(64)을 더 구비한다. 이러한 활성층(64) 위에는 소스 전극(58) 및 드레인 전극(60)과 오믹 접촉을 위한 오믹 접촉층(66)이 더 형성된다.
화소 전극(72)은 보호막(68)을 관통하는 접촉홀(70)을 통해 박막 트랜지스터(80)의 드레인 전극(60)과 접속되어 화소 영역(84)에 형성된다.
이에 따라, 박막 트랜지스터(80)를 통해 화소 신호가 공급된 화소 전극(72)과 기준 전압이 공급된 공통 전극(도시하지 않음) 사이에는 전계가 형성된다. 이러한 전계에 의해 박막 트랜지스터 어레이 기판과 칼라 필터 어레이 기판 사이에서 소정 방향으로 배열된 액정 분자들이 유전 이방성에 의해 회전하게 된다. 액정 분자들의 회전 정도에 따라 화소 영역(84)을 투과하는 광 투과율이 달라지게 됨으로써 화상을 구현하게 된다.
스토리지 캐패시터(78)는 게이트라인(52)의 돌출부(52b)와, 그 게이트라인(52)의 돌출부(52b)와 게이트 절연막(62) 및 보호막(68)을 사이에 두고 중첩되는 화소 전극(72)으로 구성된다. 이러한 스토리지 캐패시터(78)는 화소 전극(72)에 충전된 화소 신호가 다음 화소 신호가 충전될 때까지 안정적으로 유지되게 한다.
스페이서(82)는 박막트랜지스터 어레이 기판과 칼라필터 어레이 기판 사이의 셀갭을 유지하게 된다. 이러한 스페이서(82)는 칼라필터 어레이기판의 블랙매트릭스(도시하지 않음)와 중첩되는 게이트라인(52)의 돌출부 영역에 잉크젯 분사장치를 이용하여 반원 또는 반타원형태로 형성된다. 즉, 스페이서(82)는 스토리지캐패시터(78)와 중첩되게 형성된다.
도 12a 내지 도 12e는 도 9 및 도 10에 도시된 박막트랜지스터 어레이 기판의 제조방법을 나타내는 평면도 및 단면도이다.
도 12a를 참조하면, 제1 마스크공정으로 하부기판(51) 상에 게이트라인(52) 및 게이트전극(56)을 포함하는 제1 도전패턴군이 형성된다.
이를 상세히 설명하면, 하부기판(51) 상에 스퍼터링 등의 증착방법을 통해 게이트금속층이 형성된다. 게이트금속층은 알루미늄(Al)계 금속, 몰리브덴(Mo), 구리(Cu) 등과 같은 금속으로 이루어진다. 이어서, 게이트금속층이 식각공정을 포함하는 포토리쏘그래피공정으로 패터닝됨으로써 직진부(52a)와 돌출부(52b)를 갖는 게이트라인(52) 및 게이트전극(56)을 포함하는 제1 도전패턴군이 형성된다.
도 12b를 참조하면, 제1 도전 패턴군이 형성된 하부 기판(41) 상에 PECVD, 스퍼터링 등의 증착 방법을 통해 게이트 절연막(62)이 형성된다. 게이트 절연막(62)의 재료로는 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연 물질이 이용된다.
그리고, 제2 마스크 공정으로 게이트 절연막(62) 위에 적층된 활성층(64) 및 오믹 접촉층(66)을 포함하는 반도체 패턴과, 데이터 라인(54), 소스전극(58), 드레인 전극(60)을 포함하는 제2 도전 패턴군이 형성된다. 이러한 제2 마스크 공정을 도 13a 내지 도 13e를 참조하여 추후에 상세히 하면 설명하기로 한다.
도 12c를 참조하면, 제3 마스크공정으로 제2 도전패턴군이 형성된 하부기판(52) 상에 접촉홀(70)을 포함하는 보호막(68)이 형성된다.
이를 상세히 설명하면, 제2 도전 패턴군이 형성된 게이트절연막(62) 상에 보호막(68)이 형성된다. 보호막(68)으로는 게이트 절연막(62)과 같은 무기 절연 물질이나 유전상수가 작은 아크릴(acryl)계 유기 화합물, BCB 또는 PFCB 등과 같은 유기 절연 물질이 이용된다.
이어서, 보호막(68)을 건식식각공정을 포함하는 포토리쏘그래피공정에 의해 패터닝됨으로써 접촉홀(70)이 형성된다. 접촉홀(70)은 보호막(68)을 관통하여 드레인전극(60)을 노출시킨다.
도 12d를 참조하면, 제4 마스크공정으로 보호막(68)이 형성된 하부기판(51) 상에 제3 도전패턴군이 형성된다.
이를 상세히 설명하면, 보호막(68) 상에 스퍼터링 등의 증착방법을 통해 투명전도성물질이 형성된다. 여기서, 투명전도성물질은 인듐 틴 옥사이드(Indium Tin Oxide), 인듐 징크 옥사이드(Indium Zinc Oxide) 또는 인듐 틴 징크 옥사이드(Indium Tin Zinc Oxide) 등이 이용된다. 이어서, 투명전도성물질이 습식식각공정을 포함하는 포토리쏘그래피공정에 의해 패터닝됨으로써 화소전극(72)이 형성된다. 화소전극(72)은 접촉홀(70)을 통해 드레인전극(60)과 접속되며 게이트라인(52)의 돌출부(52b)와 게이트절연막(62) 및 보호막(68)을 사이에 두고 중첩되게 형성된다.
도 12e를 참조하면, 화소전극(72)이 형성된 하부기판(51) 상에 스페이서(82)가 형성된다.
이를 상세히 설명하면, 게이트라인(52)의 돌출부(52b)와 중첩되는 화소전극(72) 상에 잉크젯 분사방식을 통해 스페이서물질이 형성된다. 이어서, 스페이서물질이 자외선 또는 열에 의한 소성공정으로 소성됨으로써 게이트라인(52)의 돌출부(52b)와 중첩되는 소정높이와 폭을 갖는 스페이서(82)가 형성된다.
도 13a 내지 도 13e는 박막트랜지스터 어레이 기판의 제조공정 중 제2 마스크공정을 상세히 나타내는 평면도 및 단면도이다.
도 13a에 도시된 바와 같이 게이트 절연막(62) 상에 PECVD, 스퍼터링 등의 증착 방법을 통해 제1 반도체층(63), 제2 반도체층(65), 그리고 소스/드레인 금속층(67)이 순차적으로 형성된다. 여기서, 제1 반도체층(63)은 불순물이 도핑되지 않은 비정질실리콘이 이용되며, 제2 반도체층(65)은 N형 또는 P형의 불순물이 도핑된 비정질실리콘이 이용된다. 소스/드레인 금속층(67)은 크롬(Cr), 몰리브덴(Mo), 구리(Cu) 등과 같은 금속으로 이루어진다.
그 다음, 소스/드레인 금속층(67) 위에 포토레지스트막을 형성한 다음 도 13b에 도시된 바와 같이 부분 노광 마스크(90)가 하부기판(51) 상부에 정렬된다. 마스크(90)는 투명한 재질인 마스크 기판(92)과, 마스크 기판(92)의 차단 영역(P2)에 형성된 차단부(94)와, 마스크 기판(92)의 부분 노광 영역(P3)에 형성된 회절 노광부(96)(또는 반투과부)를 구비한다. 여기서, 마스크 기판(92)이 노출된 영역은 노광 영역(P1)이 된다. 이러한 제2 마스크(90)를 이용한 포토레지스트막을 노광한 후 현상함으로써 제2 마스크(90)의 차단부(94)와 회절 노광부(96)에 대응하여 차단 영역(P2)과 부분 노광 영역(P3)에서 단차를 갖는 포토레지스트 패턴(98)이 형성된다. 즉, 부분 노광 영역(P3)에 형성된 포토레지스트 패턴(98)은 차단 영역(P2)에서 형성된 제1 높이를 갖는 포토레지스트 패턴(98)보다 낮은 제2 높이를 갖게 된다.
이러한 포토레지스트 패턴(98)을 마스크로 이용한 습식 식각 공정으로 소스/드레인 금속층(67)이 패터닝됨으로써 도 13c에 도시된 바와 같이 데이터 라인(54), 데이터 라인(54)과 접속된 소스전극(58), 소스전극(58)과 일체화된 드레인 전극(60)을 포함하는 제2 도전 패턴군이 형성된다.
그리고, 포토레지스트 패턴(98)을 마스크로 이용한 건식 식각 공정으로 제1 반도체층(63)과 제2 반도체층(65)이 패터닝됨으로써 도 13d와 같이 오믹 접촉층(66)과 활성층(64)이 제2 도전 패턴군을 따라 형성된다. 이어서, 산소(O2) 플라즈마를 이용한 애싱(Ashing) 공정으로 부분 노광 영역(P3)에 제2 높이를 갖는 포토레지스트 패턴(98)은 제거되고, 차단 영역(P2)에 제1 높이(h1)를 갖는 포토레지스트 패턴(98)은 높이가 낮아진 상태가 된다. 이러한 포토레지스트 패턴(98)을 이용한 식각 공정으로 회절 노광 영역(P3), 즉 박막 트랜지스터의 채널부에 형성된 소스/드레인 금속층(67)이 제거된다. 이에 따라, 드레인 전극(60)이 소스 전극(58)에서 분리된다. 그 다음, 포토레지스트 패턴(98)을 이용한 건식 식각 공정으로 박막 트랜지스터의 채널부에서 오믹 접촉층(66)이 제거됨으로써 활성층(64)이 노출된다.
그리고, 도 13e에 도시된 바와 같이 제2 도전 패턴군 위에 남아 있던 포토레지스트 패턴(98)이 스트립 공정으로 제거된다.
도 14는 본 발명의 제3 실시 예에 따른 박막트랜지스터 어레이 기판을 나타내는 평면도이다.
도 14를 참조하면, 본 발명의 제3 실시 예에 따른 박막트랜지스터 어레이 기판은 도 5 및 도 6에 도시된 박막트랜지스터 어레이 기판과 비교하여 스페이서가 데이터라인과 중첩되는 것을 제외하고는 동일한 구성요소를 구비한다.
데이터라인(54)은 박막트랜지스터(80)의 드레인전극(60)을 통해 화소전극(72)에 화소신호를 공급한다. 이러한 데이터라인(54)은 화소영역(84)을 정의하는 직진부(54a)와, 직진부(54a)에서 돌출된 돌출부(54b)로 이루어진다. 직진부(54a)는 종래 데이터라인의 제3 폭(W3)보다 상대적으로 작은 폭(d4)을 갖도록 형성되어 돌출부(54b)에 의한 화소전극(72)의 개구율 감소를 방지하게 된다. 돌출부(54b)는 스페이서(82)가 잉크젯분사장치로 분사되어 형성되는 영역으로써 직진부(54a)보다 상대적으로 넓은 폭(d3)으로 형성된다. 예를 들어, 돌출부(54b)는 게이트라인(52)과 평행한 폭(가로)을 약 30~50㎛로, 게이트라인(52)과 수직한 폭(세로)을 약 30~50㎛로 형성된다. 이러한 돌출부(54b)는 원형형태의 스페이서(82)의 폭보다 넓은 사각형 또는 원형으로 형성된다.
스페이서(82)는 박막트랜지스터 어레이 기판과 칼라필터 어레이 기판 사이의 셀갭을 유지하게 된다. 이러한 스페이서(82)는 칼라필터 어레이기판의 블랙매트릭스(도시하지 않음)와 중첩되는 데이터라인(54)의 돌출부(54b) 영역에 잉크젯 분사장치를 이용하여 반원 또는 반타원형태로 형성된다.
한편, 본 발명의 제1 내지 제3 실시 예에 따른 박막트랜지스터 어레이 기판의 게이트라인(데이터라인)과 대응되게 칼라필터 어레이 기판의 블랙매트릭스가 형성된다. 즉, 직진부와 돌출부를 갖는 게이트라인(데이터라인)은 칼라필터 어레이 기판의 블랙매트릭스를 직진부와 돌출부를 갖도록 형성하여 게이트라인(데이터라인)을 차단하게 된다.
또한, 본 발명의 제1 내지 제3 실시 예에 따른 박막트랜지스터 어레이 기판은 예를 들어 5마스크공정 및 4마스크공정으로 형성되었지만 이외에 3마스크공정 또는 그 이하의 공정으로도 박막트랜지스터 어레이 기판을 형성할 수 있다.
상술한 바와 같이, 본 발명에 따른 박막트랜지스터 어레이 기판 및 그 제조방법은 잉크젯 분사방식으로 형성되는 스페이서와 중첩되는 게이트라인 및 데이터라인 중 적어도 어느 하나의 폭을 상대적으로 넓게 형성한다. 즉, 스페이서와 중첩되는 돌출부를 상대적으로 넓은 폭으로 스페이서의 형상과 비슷한 원형 또는 정사각형태로 형성하고 직진부를 종래보다 상대적으로 좁은 폭으로 좁게 형성하여 개구율 감소없이 스페이서를 형성하게 된다. 또한, 게이트라인 및 데이터라인을 포함하는 신호라인의 면적은 종래와 동일하므로 신호라인의 저항감소를 방지할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
도 1은 종래 박막 트랜지스터 어레이 기판을 나타내는 평면도이다.
도 2는 도 1에서 선"Ⅰ-Ⅰ'"를 따라 절취한 박막트랜지스터 어레이기판을 나타내는 단면도이다.
도 3a 내지 도 3c는 종래 잉크젯 분사방식으로 형성되는 스페이서의 제조공정을 나타내는 단면도이다.
도 4는 블랙매트릭스에 의해 차단되지 않는 화소전극에 형성된 스페이서를 나타내는 평면도이다.
도 5는 본 발명의 제1 실시 예에 따른 박막트랜지스터 어레이 기판을 나타내는 평면도이다.
도 6은 도 5에서 선 "Ⅱ-Ⅱ'"를 따라 절취한 박막 트랜지스터 어레이 기판을 나타내는 단면도이다.
도 7은 도 5에 도시된 박막트랜지스터 어레이 기판의 다른 형태를 나타내는 평면도이다.
도 8a 내지 도 8f는 도 5 및 도 6에 도시된 박막트랜지스터 어레이 기판의 제조공정을 나타내는 평면도 및 단면도이다.
도 9는 본 발명의 제2 실시 예에 따른 박막트랜지스터 어레이 기판을 나타내는 평면도이다.
도 10은 도 9에서 선 "Ⅲ-Ⅲ'"를 따라 절취한 박막 트랜지스터 어레이 기판을 나타내는 단면도이다.
도 11은 도 9에 도시된 박막트랜지스터 어레이 기판의 다른 형태를 나타내는 평면도이다.
도 12a 내지 도 12e는 도 9 및 도 10에 도시된 박막트랜지스터 어레이 기판의 제조공정을 나타내는 평면도 및 단면도이다.
도 13a 내지 도 13e는 도 12b에 도시된 박막트랜지스터 어레이 기판의 제조공정 중 제2 마스크공정을 상세히 나타내는 평면도 및 단면도이다.
도 14는 본 발명의 제3 실시 예에 따른 박막트랜지스터 어레이 기판을 나타내는 평면도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
2,52 : 게이트 라인 4, 54 : 데이터 라인
6,56 : 게이트전극 8,58 : 소스전극
10,60 : 드레인전극 12,62 : 게이트절연막
14,64 : 활성층 16,66 : 오믹접촉층
18,68 : 보호막 20,70 : 접촉홀
22,72 : 화소전극 24,74 : 스토리지전극
28,78 : 스토리지 캐패시터 30,80 : 박막트랜지스터
32,82 : 스페이서 34,84 : 화소영역
Claims (15)
- 기판 상에 형성되는 게이트라인과,상기 게이트라인과 게이트절연막을 사이에 두고 교차하여 화소영역을 결정하는 데이터라인과,상기 게이트라인과 데이터라인의 교차부에 형성되는 박막트랜지스터와,상기 박막트랜지스터와 접속되도록 상기 화소영역에 형성되는 화소전극과,상기 화소영역을 제외한 기판 상에 잉크젯 분사방식으로 형성되는 스페이서를 구비하며,상기 데이터라인 및 게이트라인 중 적어도 어느 하나는 상기 스페이서와 중첩되는 영역의 폭이 상대적으로 넓게 형성되는 것을 특징으로 하는 박막트랜지스터 어레이 기판.
- 제 1 항에 있어서,상기 데이터라인은상기 게이트라인과 교차되는 직진부와,상기 직진부에서 돌출되어 상기 스페이서의 폭보다 넓게 형성된 돌출부를 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 기판.
- 제 1 항에 있어서,상기 게이트라인은상기 데이터트라인과 교차되는 직진부와,상기 직진부에서 돌출되어 상기 스페이서의 폭보다 넓게 형성된 돌출부를 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 기판.
- 제 2 항 또는 제 3 항에 있어서,상기 돌출부는 사각형을 포함하는 다각형 및 원형 중 어느 한 형태로 형성되는 것을 특징으로 하는 박막트랜지스터 어레이 기판.
- 제 4 항에 있어서,상기 돌출부의 폭은 약 30~50㎛으로 형성되는 것을 특징으로 하는 박막트랜지스터 어레이 기판.
- 제 1 항에 있어서,상기 게이트라인과, 그 게이트라인과 상기 게이트절연막 및 보호막을 사이에 두고 중첩되는 상기 화소전극으로 이루어진 스토리지캐패시터를 추가로 구비하는 것을 특징으로 하는 박막트랜지스터 어레이 기판.
- 제 6 항에 있어서,상기 게이트절연막 상에 상기 화소전극과 접속되는 스토리지전극을 추가로 구비하는 것을 특징으로 하는 박막트랜지스터 어레이 기판.
- 제 1 항에 있어서,상기 스페이서는 반원 및 반타원 중 어느 한 형태로 형성되는 것을 특징으로 하는 박막트랜지스터 어레이 기판.
- 기판 상에 게이트라인을 형성하는 단계와,상기 게이트라인과 게이트절연막을 사이에 두고 교차하여 화소영역을 결정하는 데이터라인을 형성하는 단계와,상기 게이트라인과 데이터라인의 교차부에 박막트랜지스터를 형성하는 단계와,상기 박막트랜지스터와 접속되도록 상기 화소영역에 화소전극을 형성하는 단계와,상기 화소영역을 제외한 기판 상에 잉크젯 분사방식으로 스페이서를 형성하는 단계를 포함하며,상기 스페이서와 중첩되는 영역의 상기 데이터라인 및 게이트라인 중 적어도 어느 하나의 폭을 상대적으로 넓게 형성하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.
- 제 9 항에 있어서,상기 데이터라인을 형성하는 단계는상기 게이트라인과 교차되는 직진부와, 상기 직진부에서 돌출되어 상기 스페이서의 폭보다 넓은 돌출부를 형성하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.
- 제 9 항에 있어서,상기 게이트라인을 형성하는 단계는상기 데이터트라인과 교차되는 직진부와, 상기 직진부에서 돌출되어 상기 스페이서의 폭보다 넓은 돌출부를 형성하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.
- 제 10 항 또는 제 11 항에 있어서,상기 돌출부는 사각형을 포함하는 다각형 및 원형 중 어느 한 형태로 형성되는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.
- 제 9 항에 있어서,상기 게이트절연막 및 보호막을 사이에 두고 상기 게이트라인과 중첩되는 화소전극으로 이루어진 스토리지캐패시터를 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.
- 제 13 항에 있어서,상기 게이트절연막과 보호막 사이에 상기 화소전극과 접속되는 스토리지전극을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.
- 제 9 항에 있어서,상기 스페이서는 반원 및 반타원 중 어느 한 형태로 형성되는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.
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