KR100486206B1 - 적분선형성에러감소방법및적분선형성에러감소기능을갖는디지탈-아날로그변환장치 - Google Patents

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Abstract

본 발명은 적분 선형성 에러 감소방법 및 적분 선형성 에러 감소기능을 갖는 디지탈-아날로그 변환장치를 개시한다. 입력된 디지탈 신호를 디코딩하고, 디코딩된 결과를 전류 스위치들을 사용하여 아날로그 전류의 온/오프로 변환하는 디지탈-아날로그 변환장치에서의 본 발명에 의한 적분 선형성 에러 감소방법은, (a) 적분 선형성 에러가 최소인 전류 스위치들의 전류 스위칭 순서를 적용하여 디지탈-아날로그 변환장치를 설계 및 제조 공정하는 단계, (b) 디지탈-아날로그 변환장치의 테스트시에 전류 스위칭 순서가 최적의 순서인가를 판단하는 단계, (c) (b)단계에서 최적의 순서이면, 전류 스위칭 순서를 저장하고, 저장된 값을 적용한 디지탈-아날로그 변환장치를 얻는 단계 및 (d) (b)단계에서 최적의 순서가 아니면, 전류 스위칭 순서를 변경하고, (b)단계를 다시 수행하는 단계를 구비하는 것을 특징으로 한다.

Description

적분 선형성 에러 감소방법 및 적분 선형성 에러 감소기능을 갖는 디지탈-아날로그 변환장치
본 발명은 디지탈-아날로그 변환장치에 관한 것으로서, 특히 적분 선형성 에러 감소방법 및 그 방법에 따라 적분 선형성 에러 감소기능을 갖는 디지탈-아날로그 변환장치에 관한 것이다.
일반적으로, 디지탈-아날로그 변환장치는 입력된 디지탈 신호를 디코딩하고, 디코딩된 결과를 전류 스위칭 회로를 사용하여 아날로그 전류의 온/오프로 변환할 경우에 디지탈 신호의 크기에 따라 선형적으로 증가하는 아날로그 전류를 출력해야 한다. 그러나, 실제로 회로 구현시에 전류 스위치 회로는 외부 또는 내부 요인에 의해 입력된 디지탈 신호와 선형 관계를 갖는 아날로그 전류를 출력하지 못한다.
디지탈 신호의 한 비트의 크기 변화에 대해 원하지 않는 아날로그 전류의 변화를 미분 선형성 에러(DLE:Differential Linearity Error)라고 하며, DLE 값들을 합한 값을 디지탈-아날로그 변환장치의 적분 선형성 에러(ILE:Integral Linearity Error)라고 한다.
DLE 특성 및 ILE 특성은 다음 수학식 1과 같이 표현할 수 있다.
[수학식 1]
Figure pat00001
수학식 1에서. LSB(Least Significant Bit)는 아날로그 전류의 변화 정도를 나타내는 단위로서. 예컨대, 10비트 디지탈-아날로그 변환장치에서 디지탈 입력코드를 0부터 1023까지 증가시켰을 경우에 아날로그 출력전압을 V(0),V(1),V(2).....V(1021),V(1022) 및 V(1023)라고 하면, 수학식 1과 같이 LSB를 나타낼 수 있다.
이러한 ILE 특성은 디지탈-아날로그 변환장치의 실용 가능성을 결정하는 기본적으로 중요한 항목이므로, ILE 값을 감소시키고자 하는 노력이 많이 있었다. ILE 값을 감소시키는 방법으로는 전류 스위칭 회로에서 전류 스위치들의 스위칭 순서를 고려하거나, 파워 루팅을 제어하는등 여러가지 방법이 있다.
특히, 디지탈 신호의 디코딩된 결과에 따라 턴온되는 전류 스위치들의 스위칭 순서를 고려하는 방법은 여러회의 실험을 통해 ILE 값이 가장 작은 스위칭 순서를 찾아내고, 그 스위칭 순서를 디지탈-아날로그 변환장치의 회로 설계시에 적용하는 것이다.
그러나, 회로 설계시에 최적의 스위칭 순서를 적용하더라도 공정 특성저하 및 공정 조건등 여러가지 조건에 따라서 최적의 스위칭 순서가 변할 수 밖에 없다. 따라서, ILE 값을 효과적으로 감소시키지 못하는 문제점이 있었다.
본 발명이 이루고자 하는 제1 기술적 과제는, 전류 스위치들의 스위칭 순서를 테스트시에 제어함으로써 최적의 스위칭 순서를 적용하여 ILE 값을 감소시키는 디지탈-아날로그 변환장치에서의 ILE 감소방법을 제공하는데 있다.
본 발명이 이루고자 하는 제2 기술적 과제는, 상기 ILE 감소방법에 따라 전류 스위치들의 스위칭 순서를 제어하는 디지탈-아날로그 변환장치를 제공하는데 있다.
상기 제1 과제를 이루기 위하여, 입력된 디지탈 신호를 디코딩하고, 디코딩된 결과를 전류 스위치들을 사용하여 아날로그 전류의 온/오프로 변환하는 디지탈-아날로그 변환장치에서의 본 발명에 의한 적분 선형성 에러 감소방법은, (a) 적분 선형성 에러가 최소인 전류 스위치들의 전류 스위칭 순서를 적용하여 디지탈-아날로그 변환장치를 설계 및 제조 공정하는 단계, (b) 디지탈-아날로그 변환장치의 테스트시에 전류 스위칭 순서가 최적의 순서인가를 판단하는 단계, (c) (b)단계에서 최적의 순서이면, 전류 스위칭 순서를 저장하고, 저장된 값을 적용한 디지탈-아날로그 변환장치를 얻는 단계 및 (d) (b)단계에서 최적의 순서가 아니면, 전류 스위칭 순서를 변경하고, (b)단계를 다시 수행하는 단계로 이루지는 것이 바람직하다.
상기 제2 과제를 이루기 위하여, 입력된 N(여기서, N은 자연수)비트의 디지탈 신호의 상위 K비트를 디코딩하고, 디코딩된 결과를 세그멘테이션 방식의 전류 스위치들을 사용하여 아날로그 전류의 온/오프로 변환하는 본 발명에 의한 디지탈-아날로그 변환장치는, 상위 K비트를 디코딩하여 2K의 디코딩된 결과를 출력하는 디코더, 2K 각각에 대응하는 전류 스위치들의 스위칭 순서를 소정수의 제어신호에 응답하여 최적의 스위칭 순서로 변경하는 순서 제어수단 및 전류 스위치들을 포함하고, 최적의 스위칭 순서에 상응하여 아날로그 전류를 출력하는 전류 스위칭수단으로 구성되는 것이 바람직하다.
이하, 디지탈-아날로그 변환장치에서의 본 발명에 의한 적분 선형성 에러 감소방법을 첨부한 도면을 참조하여 다음과 같이 설명한다.
도 1은 디지탈-아날로그 변환장치에서의 본 발명에 의한 적분 선형성 에러 감소방법을 설명하기 위한 플로우챠트이다.
도 1을 참조하면, 먼저, 복수개의 전류 스위치들로 이루어진 전류 스위칭 회로를 구비한 디지탈-아날로그 변환장치를 설계하는 과정에서, 여러회의 실험을 통해 ILE 값이 최소인 전류 스위치들의 전류 스위칭 순서를 찾아내고, 그 스위칭 순서를 적용하여 DAC 회로를 설계 공정한다(제102단계). 제102단계 후에, 설계 공정을 거친 DAC 회로를 제조 공정한다(제104단계).
전술한 공정 과정을 거쳐 패키지된 DAC는 테스트 과정을 거친다. 이때, 설계 공정에서 정해진 전류 스위치들의 전류 스위칭 순서에 의해 ILE값이 최소인가를 테스트한다(제106단계). 제106단계 후에, 테스트한 결과로부터 최적의 전류 스위칭 순서를 갖는가를 판단한다(제108단계).
제108단계에서, 최적의 전류 스위칭 순서를 갖는다면, 설계 공정에서 정해진 최적의 전류 스위칭 순서가 제조 공정을 거치면서 변하지 않았다는 것을 나타내므로, 이때의 전류 스위칭 순서를 저장한다(제112단계).
그러나, 최적의 전류 스위칭 순서를 갖지 않는다면, 설계 공정에서 정해진 최적의 전류 스위칭 순서가 제조 공정을 거치면서 변하였다는 것을 나타내므로, 전류 스위칭 순서를 변경한다(제110단계). 제110단계 후에, 다시 제106단계로 진행하고, 최적의 전류 스위칭 순서를 찾을 때까지 전술한 동작을 반복 수행한다.
반복 수행한 결과, 최적의 전류 스위칭 순서를 찾으면, 이때의 전류 스위칭 순서를 저장하고(제112단계), 저장된 값을 적용한 DAC를 얻는다(제114단계).
종래와 비교하여, 본 발명의 ILE 감소방법은 테스트 과정에서 이루어진다. 즉, 종래에는 설계 공정 이외에 스위칭 순서를 정할 수 있는 과정이 없지만, 본 발명은 설계 공정에서 정해진 최적의 전류 스위칭 순서가 제조 공정을 거쳐 변하게 되더라도, 테스트 과정에서 최적의 전류 스위칭 순서로 다시 변경할 수 있다.
이제, 이러한 방법을 수행하는데 요구되는 본 발명에 의한 디지탈-아날로그 변환장치의 구성 및 동작을 다음과 같이 설명한다.
도 2는 도 1에 도시된 방법을 수행하기 위한 본 발명에 의한 디지탈-아날로그 변환장치의 개략적인 블럭도로서, 제1 래치(202), 지연부(204), 디코더(206), 순서 제어부(208), 제어신호 발생부(210), 제2 래치(212) 및 전류 스위칭부(214)로 구성된다.
일반적으로, 전류 스위칭 회로를 사용하여 N(여기서, N은 자연수)비트 디지탈-아날로그 변환장치를 구현할 경우에, 상위 K비트에 대해 세그멘테이션(segmentation) 방식의 2K개의 전류 스위치들을 사용하고, 하위 N-K비트에 대해 이진비 방식의 N-K개의 전류 스위치들을 사용하여 구현한다.
도 2를 참조하면, 제1 래치(202)는 입력단자 IN을 통해 N비트의 디지탈 신호를 래치하고, 상위 K비트 및 하위 N-K비트로 분리하여 출력한다.
디코더(206)는 제1 래치(202)로부터 입력되는 상위 K비트를 디코딩하고, 2K의 디코딩된 결과를 출력한다. 여기서, 2K의 디코딩된 결과는 2K 각각에 대응하는 전류 스위칭부(214)의 전류 스위치들로 출력되기 전에, 순서 제어부(208)를 거친다. 본 발명에서 특징으로 하는 순서 제어부(208)는 2K의 디코딩된 결과에 의한 전류 스위치들의 스위칭 순서를 소정수의 제어신호들(C1,C2,...Cn)에 응답하여 최적의 스위칭 순서로 변경한다. 여기서, 제어신호들(C1,C2,...Cn)은 마이컴등의 제어신호 발생부(210)에서 발생된다.
한편, 지연부(204)는 제1 래치(202)로부터 입력되는 하위 N-K비트를 상위 K비트가 디코더(206) 및 순서 제어부(208)에서 처리되는 시간만큼 지연시킨다.
제2 래치(212)는 지연부(204)의 출력 및 순서 제어부(208)의 출력을 래치하고, 래치된 결과를 전류 스위칭부(214)로 출력한다. 전류 스위칭부(214)는 전술한 바와 같이, 두가지 타입의 전류 스위치들로 구성되며, 각각의 전류 스위치들은 입력신호에 응답하여 온/오프되는 트랜지스터들로 구현된다. 전류 스위칭부(214)는 제2 래치(212)의 출력을 해당 트랜지스터들의 게이트 입력신호로서 입력하여 제2 래치(212)의 출력에 상응하는 아날로그 전류를 출력단자 OUT를 통해 출력한다.
도 3은 도 2에 도시된 순서 제어부와 전류 스위칭부의 연결 관계를 예시적으로 나타내는 도면으로서, 디코더(206)로부터 3개의 입력신호(IN1,IN2,IN3), 제어신호 발생부(210)로부터 2개의 제어신호(C1,C2)를 입력할 경우를 예로 한다.
여기서, 순서 제어부(208)는 복수개의 멀티플렉서(MUX)(302~310)로 구성되며, 전류 스위칭부(214)는 상위 3비트에 대한 3개의 전류 스위치로 구성되지만, 회로 구성은 비트수에 따라서 변형될 수 있다.
도 3을 참조하면, 전류 스위칭부(214)에서, 전원전압(VDDA)에 연결된 드레인 및 바이어스 전압(VBIAS)에 연결된 게이트를 각각 갖는 트랜지스터들(P1,P2,P3)은게이트에 일정한 전압이 인가되면 기준 전류원으로서 동작한다. 트랜지스터(P1)의 소스에 공통으로 연결된 드레인과, 입력(D1)과 바이어스 전압(VBIAS1)에 각각 연결된 게이트와, 기준전위(VSSA)와 출력단자(IOUT)에 각각 연결된 소스를 갖는 트랜지스터들(P1A,P1B)은 스위칭 동작을 한다. 또한, 트랜지스터들(P2A,P2B) 및 트랜지스터들(P3A,P3B)도 동일한 구성 및 동작을 갖는다.
트랜지스터(P1B)의 게이트에 일정한 전압 예컨대, 1.235V가 인가되고 입력(D1)이 로우레벨이면, 트랜지스터들(P1A,P1B)간의 상호콘덕턴스(gm) 차이에 따라서 트랜지스터(P1B)가 오프되고 트랜지스터(P1)을 통해 흐르는 기준 전류는 트랜지스터(P1A)를 통해 기준전위(VSSA)로 흐른다. 반면, 입력(D1)이 하이레벨이면, 트랜지스터들(P1A,P1B)간의 gm 차이에 따라서 트랜지스터(P1A)가 오프되고 트랜지스터(P1)를 통해 흐르는 기준 전류는 트랜지스터(P1B)를 통해 출력단자(IOUT)로 흐른다. 즉, 트랜지스터(P1A,P1B)는 전류 스위치 역할을 하며, 입력(D1)의 하이레벨에 응답하여 출력단자 IOUT를 통해 아날로그 전류를 출력한다. 또한, 트랜지스터들(P2A,P2B,P3A,P3B)도 동일한 역할을 한다.
여기서, ILE 값에 영향을 주는 것은 첫번째로 파워 라인에 대한 전압 강하이고, 두번째로 칩내부에서의 열분배이므로, 도 2에 도시된 입력들(D1,D2,D3)의 순서는 중요한 역할을 한다.
예컨대, D1->D2->D3의 순서로 하이레벨이 된다면, 전류는 순차적으로 P1->P1B, P2->P2B, P3->P3B를 통해 출력단자 IOUT로 흐르게 되고, D1->D3->D2의 순서로 하이레벨이 된다면, 전류는 순차적으로 P1->P1B, P3->P3B, P2->P2B를 통해 출력단자 IOUT로 흐르게 된다. 위의 두 경우를 보면, 첫번째는 전원전압(VDD)에 대하여 거리가 제일 먼 트랜지스터부터 순차적으로 턴온되고, 두번째는 거리가 제일 먼 트랜지스터가 턴온되고, 다음에 거리가 제일 가까운 트랜지스터가 턴온되고, 다음에 거리가 중간인 트랜지스터가 턴온된다.
즉, 전원전압(VDDA)에 대하여 위치가 다른 트랜지스터들의 순서가 다르다. 이러한 순서는 ILE 값에 영향을 미치므로, 어떤 것이 최적의 순서인가는 테스트를 통해 결정할 수 있다.
도 3에 도시된 순서 제어부(208)는 전류 스위칭부(314)의 전류 스위치들의 전류 스위칭 순서를 제어신호들(C1,C2)에 응답하여 변경할 수 있다. 다음 표 1은 디코더(206)로부터의 3개의 입력신호(IN1,IN2,IN3)의 순서를 변경하는 경우의 수를 나타낸다.
[표 1]
Figure pat00002
표 1에서, 4,5,6번의 경우는 각각 2,3,1번의 경우와 동일한 것으로 취급한다. 즉, 4,5,6번의 경우는 2,3,1번의 역순서에 해당하므로, 2,3,1번의 경우에 포함된다고 본다. 따라서, 1,2,3번의 경우에 대해서만 어떤 것이 최적의 스위칭 순서인가를 테스트하면 된다. 도 3에 도시된 순서 제어부(208)는 단순히 표 1과 같이 스위칭 순서를 변경할 수 있도록 복수개의 멀티플렉서를 사용하여 구현된 회로이다.
지금까지, 도 2 및 도 3을 참조하여, 전류 스위치부(214)내의 전류 스위치로서 동작하는 트랜지스터들의 스위칭 순서를 제어함으로써 적분 선형성 에러 감소기능을 갖는 디지탈-아날로그 변환장치에 대해 설명하였지만, 이에 제한되지는 않는다.
예컨대, 도 2에 도시된 디지탈-아날로그 변환장치는 전류 스위칭부(214)가 순서 제어부(208)에 의해 제어되도록 구성하면 되므로, 다른 구성요소들의 위치를 변형할 수 있고, 또한 생략할 수도 있다. 또한, 도 3에 도시된 순서 제어부(208)는 단순히 디코더(206)의 출력이 전류 스위치부(214)로 입력될 경우에 트랜지스터들의 스위칭 순서를 변경할 수 있음을 보여주기 위한 하나의 일예이다. 따라서, 도 3에 도시된 회로에 제한되지 않고 다양한 회로 구성으로 전류 스위치부(214)내의 트랜지스터들의 스위칭 순서를 변경할 수 있는 순서 제어부(208)를 구현할 수 있다. 또한, 표 1에서와 같이 모든 조합의 스위칭 순서가 필요하지 않으므로, 이점을 고려하여 최소한의 제어신호들(C1,C2,...Cn)을 발생하도록 제어신호 발생부(210)를 구현할 수 있다.
이상에서 설명한 바와 같이, 본 발명에 의한 적분 선형성 에러 감소방법 및 적분 선형성 에러 감소기능을 갖는 디지탈-아날로그 변환장치는 테스트 과정에서 전류 스위치들의 최적의 전류 스위칭 순서를 찾아냄으로써 ILE 값을 감소시키는 이점이 있다.
도 1은 디지탈-아날로그 변환장치에서의 본 발명에 의한 적분 선형성 에러 감소 방법을 설명하기 위한 플로우챠트이다.
도 2는 도 1에 도시된 방법을 수행하기 위한 본 발명에 의한 디지탈-아날로그 변환장치의 개략적인 블럭도이다.
도 3은 도 2에 도시된 순서 제어부와 전류 스위칭부의 연결 관계를 예시적으로 나타내는 도면이다.

Claims (4)

  1. 입력된 디지탈 신호를 디코딩하고, 디코딩된 결과에 따라 전류 스위치들을 사용하여 아날로그 전류의 온/오프를 스위칭하는 디지탈-아날로그 변환장치에서의 적분 선형성 에러 감소방법에 있어서,
    N(여기서, N은 자연수)비트의 디지탈 신호를 입력받는 단계;
    상기 디지탈 신호의 상위 K비트를 디코딩하여 2K의 디코딩된 결과를 출력하는 단계;
    소정 수의 제어신호들을 입력받는 단계;
    상기 제어신호들에 의하여 결정된 상기 전류 스위치들 중의 해당 전류 스위치들로 상기 디코딩된 결과를 출력하는 단계;
    상기 제어신호들에 따라 결정된 전류 스위치들이 상기 해당 디코딩된 신호들을 입력받아 아날로그 전류의 온/오프를 제1 스위칭하는 단계;
    상기 전류 스위치들 중 상기 디지탈 신호의 하위 N-K 비트를 입력받는 전류 스위치들이 아날로그 전류의 온/오프를 제2 스위칭하는 단계; 및
    상기 제1 스위칭 및 상기 제2 스위칭에 의하여 상기 디지탈 신호에 대응하는 아날로그 전류를 생성하는 단계를 구비하고,
    상기 제어신호들의 값에 따라 상기 K비트에 대응되는 전류 스위치들의 스위칭 순서가 결정되는 것을 특징으로 하는 디지탈-아날로그 변환장치에서의 적분 선형성 에러 감소방법.
  2. 전류 스위치들을 사용하여 아날로그 전류의 온/오프를 스위칭하는 디지탈-아날로그 변환장치에 있어서,
    입력되는 N(여기서, N은 자연수)비트의 디지탈 신호로부터 상위 K비트를 디코딩하여 2K의 디코딩된 결과를 출력하는 디코더;
    소정 수의 제어신호들을 입력받고, 상기 제어신호들에 의하여 결정된 상기 전류 스위치들 중의 해당 전류 스위치들로 상기 디코딩된 결과를 출력하는 제어수단; 및
    상기 전류 스위치들 중 상기 디지탈 신호의 하위 N-K 비트를 입력받는 전류 스위치들과 상기 제어수단에서 출력되는 해당 디코딩된 신호들을 입력받는 상기 전류 스위치들을 이용하여, 상기 디지탈 신호에 대응하는 아날로그 전류를 생성하는 전류 스위칭수단을 구비하고,
    상기 제어신호들의 값에 따라 상기 K비트에 대응되는 전류 스위치들의 스위칭 순서가 결정되는 것을 특징으로 하는 디지탈-아날로그 변환장치.
  3. 제2항에 있어서, 상기 디지탈-아날로그 변환장치는,
    상기 디지탈 신호를 래치하고 상기 상위 K비트 및 하위 N-K 비트로 분리하여 출력하는 제1 래치;
    상기 하위 N-K비트를 소정 시간동안 지연시키는 지연수단; 및
    상기 제어수단의 출력과 상기 지연수단의 출력을 래치하고, 래치된 결과를 상기 전류 스위칭수단으로 출력하는 제2 래치를 더 포함하는 것을 특징으로 하는 디지탈-아날로그 변환장치.
  4. 제2항 또는 제3항에 있어서, 상기 제어수단은,
    복수개의 선택수단을 구비하고, 상기 선택수단은 상기 2K의 디코딩된 결과 중에서 어느 두개의 데이타를 입력받고 상기 제어신호들 중 어느 하나의 신호에 응답하여 선택적으로 상기 입력받은 두개의 데이타 중 어느 하나를 출력하는 것을 특징으로 하는 디지탈-아날로그 변환장치.
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* Cited by examiner, † Cited by third party
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KR930023852A (ko) * 1992-05-13 1993-12-21 완다 케이. 덴슨-로우 선형 신호 재구성 시스템 및 그 방법

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