KR100485129B1 - 전계 방출 소자의 제조 방법 - Google Patents

Abstract

본 발명은 전계 방출 소자의 제조 방법에 관한 것으로, 케소드를 형성하기 위해 도전층을 건식식각하는 과정에서 식각된 도전물의 재증착을 이용하여 케소드 측벽에 케소드 팁을 형성한다. 도전물의 재증착에 의해 형성된 케소드 팁의 선단은 선형으로 이루어지기 때문에 점 형상을 갖는 종래의 케소드 팁에 비해 높은 방전효율을 갖는다. 또한, 식각물질과 반응가스에 따라 건식식각 시 재증착이 일어나는 다양한 금속물질을 이용하여 케소드를 형성할 수 있으므로 방전수명이 양호한 금속을 사용하면 특성이 개선된 케소드 팁을 형성할 수 있으며, 저온에서 공정이 진행되므로 유리 기판의 사용도 가능해진다.

Description

전계 방출 소자의 제조 방법 {Method for manufacturing field emission device}

본 발명은 마이크로파 소자, 평판 디스플레이, 센서 등에 이용되는 전계 방출 소자에 관한 것으로, 더욱 상세하게는 케소드 팁(Cathod tip)의 선단을 선형으로 형성하여 방전효율이 향상될 수 있도록 한 전계 방출 소자의 제조 방법에 관한 것이다.

일반적으로 전계 방출 소자는 케소드와 애노드로 이루어진 2극형과 케소드, 게이트 및 애노드로 이루어진 3극형으로 나누어지며, 애노드 및(또는) 게이트에 인가된 전압에 의해 케소드의 미세한 팁 부분에 강한 전기장이 형성되어 전자가 방출되고, 방출된 전자가 애노드의 형광물질에 충돌하므로써 발광하게 된다. 이러한 전계 방출 소자는 마이크로파 소자, 평판 디스플레이, 센서 등에 응용된다.

도 1a 내지 도 1h는 종래 전계 방출 소자의 제조 방법을 설명하기 위한 단면도이다.

도 1a를 참조하면, 실리콘 기판(1) 상에 케소드로 이용될 다결정 실리콘막(2)을 증착한 후 다결정 실리콘막(2) 상에 산화막(3)을 형성한다.

도 1b를 참조하면, 산화막(3) 상에 감광막(4)을 형성하고 케소드 팁의 형상을 구현하기 위해 소정의 사진공정을 통해 감광막(4)을 패터닝한 다음 패터닝된 감광막(4)을 마스크로 이용한 식각공정으로 산화막(3)을 패터닝한다.

도 1c를 참조하면, 감광막(4)을 제거한 후 패터닝된 산화막(3)을 마스크로 이용한 건식식각 공정으로 노출된 부분의 다결정 실리콘막(2)을 소정 깊이 식각하여 케소드 팁의 형상을 1차적으로 구현한다.

도 1d를 참조하면, 열산화 공정을 진행하여 식각된 다결정 실리콘막(2)의 표면에 열산화막(2a)을 형성하므로써 선단이 뾰족한 케소드 팁의 형상이 만들어진다.

도 1e를 참조하면, 습식식각 공정으로 산화막(3)과 열산화막(2a)을 제거하므로써 케소드 팁(5)이 완성된다.

도 1f를 참조하면, 전체 상부면에 게이트 절연층(6)과 게이트 도전층(7)을 순차적으로 형성한다.

도 1g를 참조하면, 화학적 기계적 연마(Chemical Mechanical Polishing) 공정으로 케소드 팁(5) 부분까지 게이트 도전층(7) 및 절연층(6)을 일정 두께 연마하여 제거한다.

도 1h를 참조하면, 절연층(6)에 의해 함몰되 있는 케소드(2)의 일부를 노출시키기 위하여 노출된 부분의 절연층(6)을 소정 깊이 식각하여 제거한다.

상기와 같이 종래에는 다결정 실리콘막(2)을 건식식각하여 케소드 팁(5)의 형상을 1차적으로 만든 다음 표면에 열산화막(2a)을 성장시켜 케소드 팁(5)의 선단이 뾰족한 모양을 갖도록 한다. 그러나 종래의 방법을 이용하면 케소드 팁(5) 선단의 모양이 점 형상을 갖기 때문에 방전효율이 낮으며, 또한, 800℃ 이상에서의 열산화 공정이 포함되기 때문에 유리(Glass) 기판의 사용이 불가능하였다.

그래서 일정 형태의 구멍을 통해 금속을 스퍼터링 증착하여 바닥으로부터 금속이 증착되도록 하므로써 원뿔 형태의 케소드 팁이 구현되도록 하는 방법이 제시되었으나, 이 방법 또한 케소드 팁 선단의 모양이 점 형태로 구현되고 공정이 복잡한 단점을 갖는다.

따라서 본 발명은 케소드를 형성하기 위한 건식식각 과정에서 재증착되는 도전물에 의해 케소드 팁이 형성되도록 하므로써 상기한 단점을 해소할 수 있는 전계 방출 소자의 제조 방법을 제공하는 데 그 목적이 있다.

상기한 목적을 달성하기 위한 본 발명은 기판 상에 케소드로 이용될 제 1 도전층과 제 2 도전층을 순차적으로 형성하는 단계와, 케소드 형상을 구현하기 위해 상기 제 2 도전층 상에 마스크 패턴을 형성하는 단계와, 상기 마스크 패턴을 식각 마스크로 이용하여 노출된 부분의 상기 제 2 도전층을 건식식각하되, 식각된 도전물이 상기 제 2 도전층과 마스크 패턴의 측벽에 재증착되어 케소드 팁을 형성하도록 하는 단계와, 전체 상부면에 절연층 및 제 3 도전층을 순차적으로 형성한 후 상기 제 3 도전층 및 절연층을 일정 두께 제거하여 평탄화시키는 단계와, 상기 케소드 팁의 일부를 노출시키기 위해 노출된 부분의 절연층을 소정 깊이 식각하는 단계를 포함하는 것을 특징으로 한다.

상기 기판은 실리콘 또는 유리로 이루어지고, 상기 제 1 도전층은 불순물이 주입된 폴리실리콘으로 이루어지며, 상기 제 2 도전층은 금속으로 이루어진 것을 특징으로 한다.

상기 건식식각 공정시 상기 제 1 도전층이 식각멈춤층으로 이용되며, 상기 절연층은 습식식각으로 제거하는 것을 특징으로 한다.

케소드 팁 선단의 모양을 선형으로 만들면 점 형상인 경우보다 방전효율이 증대된다. 따라서 본 발명은 케소드 팁의 형상을 선형으로 구현하여 방전효율을 향상시킬 수 있는 전계 방출 소자의 제조 방법을 제공한다. 건식식각의 특성상 식각과정에서 도전물의 재증착이 일어나는데, 본 발명은 건식식각 과정에서 발생되는 도전물의 재증착을 이용하여 케소드 팁의 형상을 선형으로 구현하며, 식각하는 물질과 반응조건 예를 들면, 식각가스의 종류, 량 등을 조절하여 다양한 종류의 재질을 사용할 수 있도록 한다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.

도 2a 내지 도 2f는 본 발명에 따른 전계 방출 소자 제조 방법을 설명하기 위한 단면도이다.

도 2a를 참조하면, 실리콘 또는 유리 등으로 이루어진 기판(11) 상에 케소드로 이용될 하부 도전층(12)과 상부 도전층(13) 그리고 마스크층(14)을 순차적으로 형성한다. 하부 도전층(12)은 불순물이 주입된 폴리실리콘을 증착하여 형성하고, 상부 도전층(13)은 텅스텐 실리사이드(WSix), 텅스텐 나이트라이드(WN), 티타늄(Ti), 티타늄 나이트라이드(TiN)와 같은 금속을 증착하여 형성한다.

도 2b를 참조하면, 마스크층(14) 상에 감광막(15)을 형성하고 케소드 형상을 구현하기 위해 소정의 사진공정을 통해 감광막(15)을 패터닝한 다음 패터닝된 감광막(15)을 마스크로 이용한 식각공정으로 마스크층(14)을 패터닝한다.

도 2c를 참조하면, 감광막(15)을 제거한 후 패터닝된 마스크층(14)을 식각마스크로 이용한 건식식각 공정으로 노출된 부분의 상부 도전층(13)을 식각하여 케소드(13a)를 형성하는데, 도전층(13)을 식각하는 과정에서 식각된 도전물(13b)이 재증착됨으로써 케소드(13a)와 마스크층(14)의 측벽에 선단이 뾰족한 케소드 팁(16)이 형성된다. 이 때 하부 도전층(12)을 식각멈춤층으로 이용한다.

도 2d를 참조하면, 전체 상부면에 절연층(17) 및 도전층(18)을 순차적으로 형성한다.

도 2e를 참조하면, 화학적 기계적 연마(CMP) 공정으로 케소드 팁(16) 부분까지 도전층(18) 및 절연층(17)을 일정 두께 연마하여 평탄화시킨다.

도 2f를 참조하면, 절연층(17)에 의해 함몰되 있는 케소드 팁(16)의 일부를 노출시키기 위하여 노출된 부분의 절연층(17)을 소정 깊이 습식식각하여 제거한다.

상기 공정에서 게이트로 이용되는 도전층(18)과 케소드 팁(16) 선단과의 간격은 게이트 절연막(17)의 두께와 화학적기계적연마(CMP )공정에서의 연마 두께에 의해 조절될 수 있다.

상기와 같이 케소드(13a)와 게이트(18)를 형성한 후 전체 구조 상부에 애노드(도시않됨)를 형성하여 케소드 팁(16)으로부터 방출된 전자가 애노드의 형광물질에 충돌하므로써 발광하게 한다.

상술한 바와 같이 본 발명은 케소드를 형성하기 위해 도전층을 건식식각하는 과정에서 식각된 도전물의 재증착을 이용하여 케소드 측벽에 케소드 팁을 형성한다. 도전물의 재증착에 의해 형성된 케소드 팁의 선단은 선형으로 이루어지기 때문에 점 형상을 갖는 종래의 케소드 팁에 비해 높은 방전효율을 갖는다.

본 발명은 식각물질과 반응가스에 따라 건식식각 시 재증착이 일어나는 다양한 금속물질을 이용하여 케소드를 형성할 수 있으므로 방전수명이 양호한 금속을 사용하면 특성이 개선된 케소드 팁을 형성할 수 있으며, 또한, 기존의 공정에는 800℃ 이상의 열산화 공정이 포함되어 있으나, 본 발명에는 고온의 공정이 포함되지 않으므로 유리 기판의 사용도 가능해진다.

도 1a 내지 도 1h는 종래의 전계 방출 소자 제조 방법을 설명하기 위한 단면도.

도 2a 내지 도 2f는 본 발명에 따른 전계 방출 소자 제조 방법을 설명하기 위한 단면도.

<도면의 주요 부분에 대한 부호의 설명>

1, 11: 실리콘 기판 2: 다결정 실리콘막

2a: 열산화막 3: 산화막

4, 15: 감광막 5, 16: 케소드 팁

6, 17: 절연층 7, 18: 도전층

12: 하부 도전층 13: 상부 도전층

13a: 케소드 13b: 도전물

14: 마스크층

Claims (7)

1. (a) 기판 상에 케소드로 이용될 제1 도전층과 제2 도전층을 순차적으로 형성하는 단계;

   (b) 상기 제2 도전층 상에 케소드 형상을 구현하기 위해 소정의 마스크 패턴을 형성하는 단계;

   (c) 상기 마스크 패턴을 식각 마스크로 이용하여 노출된 부분의 상기 제2 도전층을 건식식각하되, 식각된 도전물이 상기 제2 도전층 및 상기 마스크 패턴의 측벽에 재증착되어 케소드 팁을 형성하는 단계;

   (d) 전체 상부면에 절연층 및 제3 도전층을 순차적으로 형성한 후 상기 제3 도전층 및 상기 절연층을 일정 두께 제거하여 평탄화시키는 단계; 및

   (e) 상기 케소드 팁의 일부를 노출시키기 위해 노출된 부분의 상기 절연층을 소정 깊이 식각하는 단계를 포함하여 이루어진 전계 방출 소자의 제조 방법.
2. 제 1 항에 있어서, 상기 기판은 실리콘 또는 유리로 이루어진 것을 특징으로 하는 전계 방출 소자의 제조 방법.
3. 제 1 항에 있어서, 상기 제 1 도전층은 불순물이 주입된 폴리실리콘으로 이루어지고, 상기 제 2 도전층은 금속으로 이루어진 것을 특징으로 하는 전계 방출 소자의 제조 방법.
4. 제 3 항에 있어서, 상기 금속은 텅스텐 실리사이드(WSix), 텅스텐 나이트라이드(WN), 티타늄(Ti) 또는 티타늄 나이트라이드(TiN)인 것을 특징으로 하는 전계 방출 소자의 제조 방법.
5. 제 1 항에 있어서, 상기 건식식각 공정시 상기 제 1 도전층이 식각멈춤층으로 이용되는 것을 특징으로 하는 전계 방출 소자의 제조 방법.
6. 제 1 항에 있어서, 상기 평탄화는 화학적 기계적 연마(CMP) 공정으로 이루는 것을 특징으로 하는 전계 방출 소자의 제조 방법.
7. 제 1 항에 있어서, 상기 절연층은 습식식각으로 제거하는 것을 특징으로 하는 전계 방출 소자의 제조 방법.