KR100483029B1 - Triple well manufacturing method of semiconductor device - Google Patents
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Abstract
본 발명은 반도체소자의 삼중웰 제조방법에 관한 것으로, 반도체기판 상부에 소자분리마스크와 엔웰마스크를 형성하고, 이를 마스크로하여 상기 반도체기판에 엔웰과, 피-채널 필드 스토퍼 및 피-채널 문턱전압 조절용 불순물 영역을 형성한 다음, 상기 엔웰마스크를 제거하고, 열산화공정으로 소자분리막을 형성한 다음, 상기 반도체기판 상부에 피웰마스크를 형성하고 이를 이용하여 피웰과, 엔-채널 필드 스토퍼 및 엔-채널 문턱전압 조절용 불순물 영역을 형성한 다음, 상기 피웰마스크를 제거하고, 상기 반도체기판 상부에 셀마스크를 형성한 다음, 이를 이용하여 상기 엔웰 내부에 피웰, 즉 알웰을 형성하고, 상기 알웰 내부에 엔-채널 필드 스토퍼 및 엔-채널 문턱전압 조절용 불순물 영역을 형성하는 공정으로 삼중웰을 형성함으로써 엔모스, 피모스 및 알모스의 불순물 농도를 정확히 조절할 수 있어 셀부의 트랜지스터가 형성되는 지역의 웰 이온주입, 필드-스토퍼 형성용 이온주입과 문턱전압 조절용 이온주입을 주변회로부 엔모스와 독립적으로 실시할 수 있어 디램소자에서 리프레쉬특성과 밀접한 연관이 있는 셀 누설전류 특성을 향상시킬 수 있도록 하는 기술이다.The present invention relates to a method of manufacturing a triple well of a semiconductor device, comprising forming a device isolation mask and an enwell mask on a semiconductor substrate, and using the mask as an mask, an enwell, a P-channel field stopper and a P-channel threshold voltage on the semiconductor substrate. After forming the control impurity region, the enwell mask is removed, a device isolation layer is formed by a thermal oxidation process, and then a pewell mask is formed on the semiconductor substrate, and the pewell, the N-channel field stopper and the en- After forming an impurity region for adjusting the channel threshold voltage, the Pwell mask is removed, a cell mask is formed on the semiconductor substrate, and a Pwell, that is, an Alwell is formed in the enwell using the Pwell mask. -NMOS, FMO by forming triple well in the process of forming impurity region for channel field stopper and N-channel threshold voltage control And the impurity concentration of AlMOS can be precisely controlled so that the well ion implantation, the field-stopper formation ion implantation and the threshold voltage ion implantation in the region where the transistor of the cell portion is formed can be performed independently of the peripheral circuit portion NMOS. This technique improves the cell leakage current characteristics that are closely related to the refresh characteristics.
Description
본 발명은 반도체소자의 삼중웰 제조방법에 관한 것으로, 특히 셀 마스크 ( cell mask ) 를 이용하여 셀부의 트랜지스터와 주변회로부의 트랜지스터 특성을 독립적으로 조절할 수 있도록 함으로써 반도체 메모리 소자의 리프레쉬 ( refresh ) 특성과 밀접한 연관이 있는 셀의 누설전류 특성을 향상시킬 수 있는 기술에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a triple well of a semiconductor device, and in particular, by using a cell mask to independently control transistor characteristics of a transistor of a cell and a transistor of a peripheral circuit. The present invention relates to a technique capable of improving leakage current characteristics of closely related cells.
도시되지않았으나 종래기술에 따른 삼중웰 제조방법을 설명하면 다음과 같다.Although not shown, the triple well manufacturing method according to the prior art will be described.
먼저, 피웰 ( p-well ) 마스크를 이용하여 주변 회로부의 피웰 영역과 셀 영역이 포함된 알-웰 ( r-well ) ( 엔웰에서의 피웰 ) 영역을 동시에 오픈하여 엔-채널 필드 스토퍼 ( n-ch Field stopper ) 를 형성하는 이온주입공정과, 엔-채널 문턱전압 조절용 이온주입공정을 실시하고, 셀 마스크를 이용하여 셀부만을 오픈시킨 다음, 셀의 문턱전압을 조절하는 이온주입공정을 실시함으로써 주변회로부의 엔모스 ( NMOS ) 문턱전압 Vt(Vbb=0V)와 알모스 ( RMOS ) 문턱전압 Vt(Vbb=-1V), 그리고 셀부의 문턱전압을 동시에 조절하는 것이었다.First, an n-channel field stopper (n-) is opened by simultaneously opening an r-well (pewell in an enwell) including a pwell region and a cell region of a peripheral circuit portion using a p-well mask. The ion implantation process for forming the ch field stopper) and the ion implantation process for adjusting the N-channel threshold voltage are performed, the cell portion is opened using a cell mask, and the ion implantation process for adjusting the threshold voltage of the cell is performed. The NMOS threshold voltage Vt (Vbb = 0V) of the circuit portion, the Almos (RMOS) threshold voltage Vt (Vbb = -1V), and the threshold voltage of the cell portion were simultaneously adjusted.
그러나, 문턱전압이 서로 다른 3가지 종류의 NMOS를 하나의 웰 마스크를 이용하여 이온주입하는 경우에 있어서, 웰의 농도가 서로다른 피웰과 알웰을 동시에 이온주입하는 공정으로 문턱전압을 맞추는 일은 대단히 어려운 일이며 실제 알모스에서는 상대적으로 펀치 쓰루우 ( punch-through ) 현상과 쇼트-채널 효과 ( short channel effect ) 가 매우 강하게 나타난다. 여기서, 상기 알웰은 엔웰 내부에 형성되기 때문에 웰 농도가 상대적으로 매우 높아져 있다.However, in the case of ion implanting three kinds of NMOS having different threshold voltages using one well mask, it is very difficult to adjust the threshold voltage by simultaneously implanting Pwell and Alwell having different well concentrations. In real Almos, punch-through and short channel effects are very strong. Here, since the alwell is formed inside the enwell, the well concentration is relatively very high.
특히 트랜지스터 크기가 매우 작은 셀부의 엔모스 경우에 있어서, 셀의 문턱전압을 맞추는 일은 셀 마스크를 이용하면 용이하게 실시할 수 있지만 필드-스토퍼를 형성하는 이온주입공정을 셀부만 별도록 형성하기 어렵기 때문에 대램의 리프레쉬 특성에 크게 여향을 주는 셀 대 셀 의 누설전류 특성을 조절하기 어렵게 되는 문제점이 있다.Particularly in the case of the NMOS of a cell portion having a very small transistor size, matching the threshold voltage of the cell can be easily performed by using a cell mask, but it is difficult to form an ion implantation process for forming a field-stopper so that only the cell portion is distinct. Therefore, there is a problem that it is difficult to control the leakage current characteristics of the cell-to-cell which greatly affects the refresh characteristics of the DRAM.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 공지의 삼중웰 제조방법을 이용하되, 별도의 웰 마스크를 이용하지 않고 셀 마스크를 이용하여 각각의 이온주입공정으로 3가지 종류의 웰 영역을 별도로 형성할 수 있는 반도체소자의 삼중웰 제조방법을 제공하는데 그 목적이 있다.In order to solve the above problems of the prior art, a well-known triple well manufacturing method is used, and three types of well regions are formed by each ion implantation process using a cell mask without using a separate well mask. It is an object of the present invention to provide a triple well manufacturing method of a semiconductor device that can be formed separately.
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 삼중웰 제조방법은,The triple well manufacturing method of a semiconductor device according to the present invention to achieve the above object,
피형 반도체기판 상에 패드절연막을 형성하는 공정과,Forming a pad insulating film on the semiconductor substrate;
상기 반도체기판 상부에 엔웰 마스크를 형성하는 공정과,Forming an enwell mask on the semiconductor substrate;
상기 반도체기판에 엔형 불순물을 이온주입하여 엔웰을 형성하는 공정과, Forming an enwell by ion implanting en-type impurities into the semiconductor substrate;
상기 반도체기판에 엔형 불순물을 이온주입하여 피-채널 필드 스토퍼를 형성하는 공정과,Ion implanting an en-type impurity into the semiconductor substrate to form a to-channel field stopper;
상기 반도체기판에 피형 불순물을 이온주입하여 피-채널 문턱전압 조절용 불순물 영역을 형성하는 공정과,Forming an impurity region for controlling a channel-channel threshold voltage by implanting an impurity into the semiconductor substrate;
상기 엔웰 마스크를 제거하고 필드산화공정으로 소자분리막을 형성하는 동시에 상기 엔웰을 드라이브-인 시키는 공정과,Removing the enwell mask and forming an isolation layer by a field oxidation process and simultaneously driving-in the enwell;
상기2 반도체기판 상부에 피웰 마스크를 형성하는 공정과,Forming a pewell mask on the second semiconductor substrate;
상기 피웰 마스크를 이용하여 상기 반도체기판에 피형 불순물을 이온주입하여 피웰을 형성하는 공정과,Forming a pewell by ion implanting a dopant impurity into the semiconductor substrate using the pewell mask;
상기 반도체기판에 엔형 불순물을 이온주입하여 엔-채널 필드 스토퍼를 형성하는 공정과,Forming an N-channel field stopper by ion implanting an N-type impurity into the semiconductor substrate;
상기 반도체기판에 엔형 불순물을 이온주입하여 엔-채널 문턱전압 조절용 불순물 영역을 형성하는 공정과,Forming an impurity region for controlling the N-channel threshold voltage by ion implantation of an N-type impurity into the semiconductor substrate;
상기 피웰 마스크를 제거하고, 셀 마스크를 형성하는 공정과,Removing the pewell mask and forming a cell mask;
상기 셀마스크를 이용하여 상기 피형 불순물을 상기 엔웰에 이온주입함으로써 알웰을 형성하는 공정과,Forming an alwell by ion implanting the corrugated impurities into the enwell using the cell mask,
상기 반도체기판에 엔형 불순물을 이온주입하여 상기 알웰 내부에 엔-채널 필드 스토퍼를 형성하는 공정과,Forming an N-channel field stopper in the Alwell by implanting an N-type impurity into the semiconductor substrate;
상기 반도체기판에 엔형 불순물을 이온주입하여 상기 알웰 내부에 엔-채널 문턱전압 조절용 불순물 영역을 형성하는 공정을 포함하는 것을 제1특징으로한다. And a process of forming an impurity region for adjusting the N-channel threshold voltage in the alwell by ion implanting an N-type impurity into the semiconductor substrate.
또한, 이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 삼중웰 제조방법은,In addition, the triple well manufacturing method of a semiconductor device according to the present invention to achieve the above object,
반도체기판 상부에 소자분리막을 형성하는 공정과,Forming an isolation layer on the semiconductor substrate;
상기 반도체기판 상부에 엔웰 마스크를 형성하는 공정과,Forming an enwell mask on the semiconductor substrate;
상기 반도체기판에 엔형 불순물을 이온주입하여 엔웰을 형성하는 공정과, Forming an enwell by ion implanting en-type impurities into the semiconductor substrate;
상기 반도체기판에 엔형 불순물을 이온주입하여 피-채널 필드 스토퍼를 형성하는 공정과,Ion implanting an en-type impurity into the semiconductor substrate to form a to-channel field stopper;
상기 반도체기판에 피형 불순물을 이온주입하여 피-채널 문턱전압 조절용 불순물 영역을 형성하는 공정과,Forming an impurity region for controlling a channel-channel threshold voltage by implanting an impurity into the semiconductor substrate;
상기 엔웰 마스크를 제거하는 공정과,Removing the enwell mask;
상기 반도체기판 상부에 피웰 마스크를 형성하는 공정과,Forming a pwell mask on the semiconductor substrate;
상기 피웰 마스크를 이용하여 상기 반도체기판에 피형 불순물을 이온주입하여 피웰을 형성하는 공정과,Forming a pewell by ion implanting a dopant impurity into the semiconductor substrate using the pewell mask;
상기 반도체기판에 엔형 불순물을 이온주입하여 엔-채널 필드 스토퍼를 형성하는 공정과,Forming an N-channel field stopper by ion implanting an N-type impurity into the semiconductor substrate;
상기 반도체기판에 엔형 불순물을 이온주입하여 엔-채널 문턱전압 조절용 불순물 영역을 형성하는 공정과,Forming an impurity region for controlling the N-channel threshold voltage by ion implantation of an N-type impurity into the semiconductor substrate;
상기 피웰 마스크를 제거하고, 셀 마스크를 형성하는 공정과,Removing the pewell mask and forming a cell mask;
상기 셀마스크를 이용하여 상기 피형 불순물을 상기 엔웰에 이온주입함으로써 알웰을 형성하는 공정과,Forming an alwell by ion implanting the corrugated impurities into the enwell using the cell mask,
상기 반도체기판에 엔형 불순물을 이온주입하여 상기 알웰 내부에 엔-채널 필드 스토퍼를 형성하는 공정과,Forming an N-channel field stopper in the Alwell by implanting an N-type impurity into the semiconductor substrate;
상기 반도체기판에 엔형 불순물을 이온주입하여 상기 알웰 내부에 엔-채널 문턱전압 조절용 불순물 영역을 형성하는 공정과, Forming an impurity region for regulating the N-channel threshold voltage in the alwell by implanting an N-type impurity into the semiconductor substrate;
상기 엔웰, 피웰 및 알웰을 어닐링하는 공정을 포함하는 것을 제2특징으로한다.The second feature includes the step of annealing the enwell, pewell and alwell.
한편, 이상의 목적을 달성하기 위한 본 발명의 원리는,On the other hand, the principle of the present invention for achieving the above object,
반도체기판의 셀부와 주변회로부에 형성되는 피모스는, 엔웰 마스크를 이용하여 엔웰 영역을 형성하고, 피-채널 필드 스토퍼 이온주입공정과, 피-채널 문턱전압 조절용 이온주입공정을 형성하고,The PMOS formed in the cell portion and the peripheral circuit portion of the semiconductor substrate forms an enwell region using an enwell mask, forms an ion implantation process for controlling the channel-channel stopper ion, and an ion implantation process for adjusting the channel-voltage threshold voltage.
상기 반도체기판의 주변회로부에 형성되는 엔모스는, 피웰 마스크를 이용하여 피웰 영역을 형성하고 엔-채널 문턱전압 조절용 이온주입공정을 실시하는 공정으로 NMOS, PMOS, 셀부의 NMOS 소자를 제조함으로써 각각의 이온주입 공정에 의하여 정확히 조절이 가능할 뿐만 아니라, 특히 셀부의 트랜지스터가 형성되는 지역의 웰 이온주입, 필드-스토퍼 형성용 이온주입과 문턱전압 조절용 이온주입을 주변회로부 엔모스와 독립적으로 할 수 있어 디램소자에서 리프레쉬특성과 밀접한 연관이 있는 셀 누설전류 특성을 향상시킬 수 있도록 하는 것이다.The NMOS formed in the peripheral circuit portion of the semiconductor substrate is formed by forming a Pwell region using a Pwell mask and performing an ion implantation process for adjusting the N-channel threshold voltage. Not only can it be precisely controlled by the ion implantation process, but also well ion implantation, field-stopper formation ion implantation and threshold voltage ion implantation in the region where the transistor of the cell portion is formed can be performed independently of the peripheral circuit enmos. This is to improve the cell leakage current characteristic which is closely related to the refresh characteristics in the device.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다. Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
먼저, 피형 반도체기판(11) 상부에 패드절연막(13)을 형성하고, 이를 소자분리마스크(도시안됨)를 이용한 식각공정으로 상기 반도체기판(11)을 노출시키는 패드절연막(13)패턴을 형성한다.First, a pad insulating layer 13 is formed on the semiconductor substrate 11, and a pad insulating layer 13 pattern is formed to expose the semiconductor substrate 11 by an etching process using an element isolation mask (not shown). .
그리고, 상기 반도체기판(11) 상부에 엔웰 마스크(15)를 감광막으로 형성하고, 이를 마스크로하여 엔형인 인(P) 불순물 1 ∼ 2 E13 의 도즈량을 1.0 ∼ 2.0 MeV의 에너지로 이온주입하여 엔웰(19)을 형성한다.Then, an N well mask 15 is formed on the semiconductor substrate 11 as a photoresist film, and ion implantation of the dose of N-type phosphorus (P) impurities 1 to 2 E13 with energy of 1.0 to 2.0 MeV is used as a mask. An enwell 19 is formed.
그리고, 상기 엔웰 마스크(15)를 이용하여 엔형인 인 불순물을 4 ∼ 6 E12 의 도즈량, 200 ∼ 300 KeV 의 에너지로 이온주입하여 피-채널 필드 스토퍼(21)를 형성한다.Then, the N-type phosphorus impurity is ion-implanted with the dose amount of 4-6 E12 and the energy of 200-300 KeV using the said Enwell mask 15, and the to-channel field stopper 21 is formed.
그리고, 상기 엔웰 마스크(15)를 이용하여 피형인 붕소(B) 불순물을 이온 주입하여 피-채널 문턱전압 조절용 불순물 영역(23)을 형성한다. 이때, 피-채널 문턱전압 조절용 불순물 영역(23)은 2 ∼ 3 E12 의 도즈량을 10 ∼ 30 KeV 의 에너지로 이온주입하여 형성한다. (도 1a)In addition, the implanted boron (B) impurity is ion-implanted using the enwell mask 15 to form the impurity region 23 for controlling the channel-channel threshold voltage. At this time, the impurity region 23 for controlling the channel threshold voltage is formed by ion implantation with a dose of 2 to 3 E12 at an energy of 10 to 30 KeV. (FIG. 1A)
그 다음에, 상기 엔웰 마스크(15)를 제거하고, 상기 반도체기판(11)을 열산화시키는 필드산화공정으로 소자분리막(25)을 형성하는 동시에 상기 엔웰(19)을 드라이브인 ( drive-in ) 시킨다.Subsequently, the device isolation layer 25 is formed by a field oxidation process of removing the enwell mask 15 and thermally oxidizing the semiconductor substrate 11, and simultaneously driving-in the enwell 19. Let's do it.
그리고, 상기 패드절연막(13)패턴을 제거하고, 상기 반도체기판(11) 상부에 피웰 마스크(27)를 형성한다.Then, the pad insulating layer 13 pattern is removed, and the Pwell mask 27 is formed on the semiconductor substrate 11.
그리고, 피웰 마스크(27)를 이용하여 상기 반도체기판(11)에 피형인 붕소 불순물을 2 ∼ 3 E12 의 도즈량, 10 ∼ 30 KeV 의 에너지로 이온주입함으로써 피웰(29)을 형성한다.Then, the pewell 29 is formed by ion implanting a boron impurity of a type into the semiconductor substrate 11 at a dose of 2 to 3 E12 and energy of 10 to 30 KeV using the Pwell mask 27.
그리고, 상기 피웰 마스크(27)를 이용하여 상기 반도체기판(11)에 엔형인 붕소 불순물을 이온주입하되, 1 ∼ 3 E13 의 도즈량을 200 ∼ 500 KeV 의 에너지로 실시하여 엔-채널 필드 스토퍼(31)를 형성한다.An ion-type boron impurity is ion-implanted into the semiconductor substrate 11 by using the Pwell mask 27, and a dose of 1 to 3 E13 is performed at an energy of 200 to 500 KeV to form an en-channel field stopper ( 31).
그리고, 상기 피웰 마스크(27)를 이용하여 상기 반도체기판(11)에 엔형인 붕소 불순물을 3 ∼ 5 E12 의 도즈량, 50 ∼ 100 KeV 의 에너지로 이온주입함으로써 엔채널 문턱전압 조절용 불순물 영역(33)을 형성한다. (도 1b)The impurity region 33 for regulating the N-channel threshold voltage is ion-injected into the semiconductor substrate 11 by using the Pwell mask 27 by ion-implanting an N-type boron impurity at a dose of 3 to 5 E12 and energy of 50 to 100 KeV. ). (FIG. 1B)
그 다음에, 상기 피웰 마스크(27)를 제거하고, 상기 반도체기판(35) 상부에 셀 마스크(35)를 감광막으로 형성한다.Next, the Pwell mask 27 is removed, and the cell mask 35 is formed on the semiconductor substrate 35 as a photosensitive film.
그리고, 상기 셀 마스크(35)를 이용하여 상기 반도체기판(11)에 피형인 붕소 불순물을 이온주입함으로써 셀 피웰, 즉 알웰(37)을 형성한다. 이때, 상기 이온주입공정은 붕소를 1.5 ∼ 3.5 E13 의 도즈량, 200 ∼ 500 KeV 의 에너지로 실시한다. The cell pewell, that is, the alwell 37, is formed by ion implanting a boron impurity as a type into the semiconductor substrate 11 using the cell mask 35. At this time, the ion implantation step is carried out with boron at a dose of 1.5 to 3.5 E13 and energy of 200 to 500 KeV.
그리고, 상기 셀 마스크(35)를 이용하여 상기 반도체기판(11)에 피형인 붕소를 4 ∼ 6 E12 의 도즈량, 50 ∼ 100 Kev 의 에너지로 이온주입하여 엔-채널 필드 스토퍼(39)를 형성한다.Then, using the cell mask 35, ion implanted boron in the semiconductor substrate 11 at a dose of 4 to 6 E12 and energy of 50 to 100 Kev is formed to form an en-channel field stopper 39. do.
그리고, 상기 셀마스크(35)를 이용하여 상기 반도체기판(11)에 피형인 붕소를 3 ∼ 4 E12 의 도즈량, 10 ∼ 30 KeV 의 에너지로 이온주입함으로써 엔-채널 문턱전압 조절용 불순물 영역(41)을 형성한다. (도 1c)The impurity region 41 for regulating the N-channel threshold voltage is ion-injected into the semiconductor substrate 11 using the cell mask 35 by ion implantation of the boron in the form of a dose of 3 to 4 E12 and energy of 10 to 30 KeV. ). (FIG. 1C)
그 다음에, 상기 셀 마스크(35)를 제거함으로써 PMOS 는 피-채널 문턱전압2조절용 불순물 영역, NMOS 는 엔-채널 문턱전압조절용 불순물 영역, RMOS 는 알-채널 문턱전압조절용 불순물 영역에 각각 이온주입공정을 실시하여 각각 독립적으로 문턱전압 값을 조절할 수 있다. (도 1d)Then, by removing the cell mask 35, the PMOS is implanted into the impurity region for regulating the channel-channel threshold voltage 2, the NMOS is the impurity region for regulating the N-channel threshold voltage, and the RMOS is implanted into the impurity region for the Al-channel threshold voltage regulation, respectively. The process can be performed to adjust the threshold voltage independently of each other. (FIG. 1D)
본 발명의 다른 실시예는 상기 도 1d 의 공정후 추가로 마스크없이 문턱전압 조절용 불순물인 붕소를 0.1 ∼ 3.0 E12 도즈량, 10 ∼ 30 KeV 의 에너지로 이온주입하여 전체적인 문턱전압 레벨을 조절하는 것이다.Another embodiment of the present invention is to adjust the overall threshold voltage level by ion implantation of boron, which is an impurity for adjusting the threshold voltage without a mask after the process of FIG. 1D, with an energy of 0.1 to 3.0 E12 dose and 10 to 30 KeV.
그리고, 상기 피-채널 문턱전압 조절용 불순물 영역에 이온주입공정을 실시하는 대신에 마스크없이 문턱전압 조절용 불순물인 붕소를 1.0 ∼ 3.0 E12 도즈량, 10 ∼ 20 KeV 의 에너지로 이온주입하는 공정으로 피모스의 문턱전압을 조절한다. In addition, instead of performing an ion implantation process on the impurity region for regulating the channel voltage, PMOS is ion implanted with an energy of 1.0 to 3.0 E12 dose and energy of 10 to 20 KeV instead of a mask. Adjust the threshold voltage of.
또한, 상기 피-채널 문턱전압 조절용 불순물 영역에 이온주입공정을 실시하는 대신에 엔-채널 문턱전압 조절용 붕소를 5 ∼ 7 E13 도즈량, 10 ∼ 20 KeV 의 에너지로 이온주입함으로써 알모스의 문턱전압을 조절한다.Further, instead of performing an ion implantation process in the impurity region for controlling the channel-channel threshold voltage, the threshold voltage of Almos is implanted by ion implanting boron for adjusting the N-channel threshold voltage at an energy of 5 to 7 E13 doses and 10 to 20 KeV. Adjust
본 발명의 또다른 실시예는 반도체기판 상부에 소자분리막을 형성하는 공정과, 상기 반도체기판 상부에 엔웰 마스크를 형성하는 공정과, 상기 반도체기판에 엔형 불순물을 이온주입하여 엔웰을 형성하는 공정과,Another embodiment of the present invention is a process for forming a device isolation film on a semiconductor substrate, forming an enwell mask on the semiconductor substrate, a process for forming an enwell by ion implantation of en-type impurities on the semiconductor substrate,
상기 반도체기판에 엔형 불순물을 이온주입하여 피-채널 필드 스토퍼를 형성하는 공정과, 상기 반도체기판에 피형 불순물을 이온주입하여 피-채널 문턱전압 조절용 불순물 영역을 형성하는 공정과, 상기 엔웰 마스크를 제거하는 공정과, 상기 반도체기판 상부에 피웰 마스크를 형성하는 공정과, 상기 피웰 마스크를 이용하여 상기 반도체기판에 피형 불순물을 이온주입하여 피웰을 형성하는 공정과, 상기 반도체기판에 엔형 불순물을 이온주입하여 엔-채널 필드 스토퍼를 형성하는 공정과, 상기 반도체기판에 엔형 불순물을 이온주입하여 엔-채널 문턱전압 조절용 불순물 영역을 형성하는 공정과, 상기 피웰 마스크를 제거하고, 셀 마스크를 형성하는 공정과, 상기 셀마스크를 이용하여 상기 피형 불순물을 상기 엔웰에 이온주입함으로써 알웰을 형성하는 공정과, 상기 반도체기판에 엔형 불순물을 이온주입하여 상기 알웰 내부에 엔-채널 필드 스토퍼를 형성하는 공정과, 상기 반도체기판에 엔형 불순물을 이온주입하여 상기 알웰 내부에 엔-채널 문턱전압 조절용 불순물 영역을 형성하는 공정과, 상기 엔웰, 피웰 및 알웰을 어닐링하는 공정으로 실시하는 것으로, 상기 어닐링공정은 후속공정으로 실시되는 열공정으로 대신될 수 있다.Ion implanting an N-type impurity into the semiconductor substrate to form a p-channel field stopper, ion implanting an impurity in the semiconductor substrate to form an impurity region for controlling the channel-channel threshold voltage, and removing the enwell mask. Forming a pwell by implanting a dopant impurity into the semiconductor substrate using the pewell mask, and ion implanting an en-type impurity into the semiconductor substrate Forming an N-channel field stopper, implanting an N-type impurity into the semiconductor substrate to form an n-channel threshold voltage impurity region, removing the Pwell mask and forming a cell mask; Alwells are formed by ion implanting the implanted impurities into the enwell using the cell mask. Forming an en-channel field stopper in the alwell by ion implanting an en-type impurity into the semiconductor substrate, and performing an ion implantation of an en-type impurity into the semiconductor substrate to implant an en-channel impurity in the alwell. By forming a step, and the step of annealing the enwell, pewell and alwell, the annealing step may be replaced by a thermal step carried out in a subsequent step.
이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 삼중웰 제조방법은, 반도체기판에 형성되는 엔모스, 피모스 및 알모스에 각각 이온주입공정을 실시하여 이온농도를 정확히 조절할 수 있다. 특히 셀부의 트랜지스터가 형성되는 지역의 웰 이온주입, 필드-스토퍼 형성용 이온주입과 문턱전압 조절용 이온주입을 주변회로부 엔모스와 독립적으로 실시할 수 있어 디램소자에서 리프레쉬특성과 밀접한 연관이 있는 셀 누설전류 특성을 향상시킬 수 있도록 하는 효과가 있다.As described above, in the method of manufacturing a triple well of a semiconductor device according to the present invention, the ion concentration may be precisely controlled by performing an ion implantation process on each of the NMOS, PMOS, and ALMOS formed on the semiconductor substrate. In particular, well ion implantation, field-stopper formation ion implantation, and threshold voltage ion implantation in the region where a transistor is formed in a cell can be performed independently of the peripheral circuit enMOS, so that cell leakage is closely related to refresh characteristics in DRAM devices. There is an effect to improve the current characteristics.
도 1a 내지 도 1d 는 본 발명의 실시예에 반도체소자의 삼중웰 제조방법을 도시한 단면도.1A to 1D are cross-sectional views illustrating a method of manufacturing a triple well of a semiconductor device in accordance with an embodiment of the present invention.
<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>
11 : 반도체기판 13 : 패드절연막11 semiconductor substrate 13 pad insulating film
15 : 엔웰마스크 19 : 엔웰15: enwell mask 19: enwell
21 : 피-채널 필드 스토퍼21: P-Channel Field Stopper
23 : 피-채널 문턱전압 조절용 불순물 영역23 impurity region for controlling the P-channel threshold voltage
25 : 소자분리막 27 : 피웰 마스크 25 device isolation layer 27: Pwell mask
29 : 피웰 31 : 엔-채널 필드 스토퍼29: Pwell 31: N-channel field stopper
33 : 엔-채널 문턱전압 조절용 불순물 영역33: Impurity region for adjusting N-channel threshold voltage
35 : 셀 마스크 37 : 알웰35 Cell Mask 37 Alwell
39 : 알웰 내부의 엔-채널 필드 스토퍼39: N-channel field stopper inside Alwell
41 : 알웰 내부의 엔-채널 문턱전압 조절용 불순물 영역41: Impurity region for adjusting N-channel threshold voltage inside Alwell
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| KR100278910B1 (en) * | 1994-06-08 | 2001-02-01 | 김영환 | Semiconductor device and manufacturing method |
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| KR970003406A (en) * | 1995-06-20 | 1997-01-28 | 김광호 | Manufacturing Method of Semiconductor Device |
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