KR100475000B1 - 플루오라이드계가스에의한후처리를포함하는금속배선형성방법 - Google Patents

플루오라이드계가스에의한후처리를포함하는금속배선형성방법 Download PDF

Info

Publication number
KR100475000B1
KR100475000B1 KR1019970048061A KR19970048061A KR100475000B1 KR 100475000 B1 KR100475000 B1 KR 100475000B1 KR 1019970048061 A KR1019970048061 A KR 1019970048061A KR 19970048061 A KR19970048061 A KR 19970048061A KR 100475000 B1 KR100475000 B1 KR 100475000B1
Authority
KR
South Korea
Prior art keywords
film
tin
wiring layer
etching
post
Prior art date
Application number
KR1019970048061A
Other languages
English (en)
Other versions
KR19990026086A (ko
Inventor
남신우
김운기
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1019970048061A priority Critical patent/KR100475000B1/ko
Publication of KR19990026086A publication Critical patent/KR19990026086A/ko
Application granted granted Critical
Publication of KR100475000B1 publication Critical patent/KR100475000B1/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Drying Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

플루오라이드계 가스에 의한 후처리를 포함하는 금속 배선 형성 방법에 관하여 개시한다. 본 발명에서는 반도체 기판상에 TiN/Ti막을 형성하고, 상기 TiN/Ti막 위에 W막을 형성하고, 상기 W막 위에 감광막 패턴을 형성하고, 상기 감광막 패턴을 식각 마스크로 하여 상기 W막 및 TiN/Ti막을 식각하여 배선층을 형성하고, 상기 배선층이 형성된 결과물을 플루오라이드계 가스를 사용하여 발생된 플라즈마를 사용하여 후처리한다. 상기 후처리 단계는 플루오라이드계 가스로서 CFx 가스를 사용하여 행하고, 상기 W막 및 TiN/Ti막의 식각 직후에 동일 챔버 내에서 인시튜(in situ)로 행한다.

Description

플루오라이드계 가스에 의한 후처리를 포함하는 금속 배선 형성 방법{Metalization method including post-treatment by fluoride base gas}
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 특히 텅스텐(W)막을 포함하는 반도체 장치의 금속 배선 형성 방법에 관한 것이다.
반도체 장치가 고집적화됨에 따라 작은 사이즈의 깊은 콘택홀, 즉 큰 종횡비를 가지는 콘택홀이 요구되고 있다. 특히, 배선용 콘택홀은 셀을 형성한 후에 형성되므로 콘택홀의 깊이가 더욱 깊어지고, 얼라인 마진을 확보하기 위하여 그 사이즈가 점차 작아지고 있다. 이 때, 배선에 사용되는 재료는 반도체 장치의 동작 속도와 직접 연관되기 때문에 저항이 낮은 금속을 주로 사용하고 있다. 지금까지는 배선 재료로서 주로 실리콘(Si) 또는 구리(Cu)가 도핑된 알루미늄(Al)을 사용하여 왔다. 그러나, 깊이가 깊고 사이즈가 작은 콘택이 요구됨에 따라 기존에 사용되었던 재료는 리플로우 필링(reflow filling) 특성에 있어서 그 한계에 도달하게 되었다. 그에 따라, 고집적 반도체 장치에서의 배선 재료로서 텅스텐을 사용하는 방법이 제안되었다.
반도체 장치에서 텅스텐 배선을 형성할 때에는 텅스텐 막의 하부 막질로서 TiN/Ti막을 형성하여 W/TiN/Ti의 적층 구조를 형성한다. 여기서, TiN은 배리어 금속으로서의 역할을 하고, Ti는 하부 전도체와의 저저항 접합(ohmic contact)을 이루기 위하여 사용한다. 따라서, 텅스텐 배선층을 형성할 때에는 W/TiN/Ti의 적층 구조를 1개의 식각 챔버 내에서 동시에 식각 공정을 행한다. 이 때, 통상적으로 플라즈마를 이용한 건식 식각을 행하게 되는 데, 텅스텐막은 SF6계의 가스와 그에 부가되는 부가 가스에 의하여 발생시킨 플라즈마를 사용하여 식각하고, TiN/Ti막은 Cl2 가스와 그에 부가되는 부가 가스에 의하여 발생시킨 플라즈마를 이용하여 식각한다.
텅스텐막을 식각하는 경우에는 WFx계의 휘발성 반응 부산물과 TiFx계의 비휘발성 반응 부산물이 발생하고, TiN/Ti막을 식각하는 경우에는 TiClx계의 휘발성 반응 부산물과 WClx계의 비휘발성 반응 부산물이 발생하게 된다. 그리고, 식각시에 마스크층으로 사용되는 감광막이 식각시 발생되는 여러 가지 물질과 반응하여 많은 반응 부산물이 발생하게 된다. 여기서, 휘발성의 반응 부산물들은 식각 공정이 진행되면서 식각 공정과 동시에 식각 챔버 밖으로 배출된다. 그러나, 비휘발성의 반응물(폴리머)들은 식각 공정이 진행되면서 텅스텐 배선층의 측벽과 감광막의 측벽에 계속 잔존하여 쌓이게 된다. 이와 같은 폴리머가 다량 존재하게 되면 대기에 노출되었을 때 대기중의 수분과 기타 가스와의 반응을 통하여 반도체 장치의 특성을 저하시키고 불량을 야기시킨다.
본 발명의 목적은 상기와 같은 문제점을 해결하고자 하는 것으로서, 텅스텐 배선층 형성을 위한 식각 공정시 잔류하는 폴리머에 의한 불량을 방지할 수 있는 반도체 장치의 금속 배선 형성 방법을 제공하는 것이다.
상기 목적을 달성하기 위한 본 발명에 따른 금속 배선 형성 방법에서는 반도체 기판상에 TiN/Ti막을 형성하고, 상기 TiN/Ti막 위에 W막을 형성하고, 상기 W막 위에 감광막 패턴을 형성하고, 상기 감광막 패턴을 식각 마스크로 하여 상기 W막 및 TiN/Ti막을 식각하여 배선층을 형성하고, 상기 배선층이 형성된 결과물을 플루오라이드계 가스를 사용하여 발생된 플라즈마를 사용하여 후처리한다.
상기 후처리 단계는 플루오라이드계 가스로서 CFx 가스를 사용하여 행하고, 상기 W막 및 TiN/Ti막의 식각 직후에 동일 챔버 내에서 인시튜(in situ)로 행한다.
본 발명에 의하면, W막 및 TiN/Ti막의 식각이 완료되는 시점에서 플루오라이드계 가스, 예를 들면 CFx 가스를 사용하여 플라즈마를 발생시켜서 상기 텅스텐 배선층이 형성된 결과물을 후처리함으로써, 배선층이 형성된 반도체 기판이 대기중에 노출되었을 때 결함 발생 가능성이 제거된다.
다음에, 본 발명의 바람직한 실시예에 대하여 첨부 도면을 참조하여 상세히 설명한다.
도 1 내지 도 5는 본 발명의 바람직한 실시예에 따른 반도체 장치의 금속 배선 형성 방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 하부 구조(도시 생략)가 형성된 반도체 기판(10)상에 TiN/Ti막(12)을 형성하고, 상기 TiN/Ti막(12) 위에 W막(20)을 형성한다.
도 2를 참조하면, 상기 W막(20) 위에 배선층 형성을 위한 식각시 식각 마스크로 사용될 감광막 패턴(30)을 형성한다.
도 3을 참조하면, 상기 감광막 패턴(30)을 식각 마스크로 하여 상기 W막(20)을 SF6계의 플라즈마를 사용하여 식각하여 W막 패턴(20A)을 형성하고, 계속하여 상기 TiN/Ti막(12)을 Cl계의 플라즈마를 사용하여 식각하여 TiN/Ti막 패턴(12A)을 형성한다. 이로써, 상기 TiN/Ti막 패턴(12A) 및 W막 패턴(20A)으로 구성되는 배선층을 형성한다.
도 4를 참조하면, 상기 W막(20) 및 TiN/Ti막(12)의 식각이 완료되는 시점에서 상기 식각 공정을 진행한 챔버와 동일 챔버 내에서 인시튜(in situ)로 플루오라이드계 가스, 예를 들면 CFx 가스를 사용하여 플라즈마를 발생시켜서 상기 배선층이 형성된 결과물을 후처리함으로써, 상기 배선층 형성 후에 잔존 가능한 폴리머를 제거하거나 그 특성을 변화시킨다. 이는 CFx계 플라즈마의 뛰어난 반응성에 의하여 가능하게 된다. 이로써, 상기 감광막 패턴(30)과, 상기 TiN/Ti막 패턴(12A) 및 W막 패턴(20A)으로 구성되는 배선층의 측벽에 잔존해 있던 반응 부산물(폴리머)이 제거 또는 치환되어 상기 배선층이 형성된 반도체 기판이 대기중에 노출되었을 때 결함 발생 가능성이 제거된다.
도 5를 참조하면, 상기 감광막 패턴(30)을 제거하여 텅스텐으로 구성되는 금속 배선을 완성한다.
상기한 바와 같이, 본 발명에 의하면 W막 및 TiN/Ti막의 식각이 완료되는 시점에서 플루오라이드계 가스, 예를 들면 CFx 가스를 사용하여 플라즈마를 발생시켜서 상기 텅스텐 배선층이 형성된 결과물을 후처리함으로써, 배선층 형성 후에 잔존 가능한 폴리머를 제거시키거나 그 특성을 변화시킨다. 배선층이 형성된 반도체 기판이 대기중에 노출되었을 때 결함 발생 가능성이 제거된다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.
도 1 내지 도 5는 본 발명의 바람직한 실시예에 따른 반도체 장치의 금속 배선 형성 방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 기판, 12 : TiN/Ti막
12A : TiN/Ti막 패턴, 20 : W막
20A : W막 패턴, 30 : 감광막 패턴

Claims (5)

  1. 반도체 기판상에 TiN/Ti막을 형성하는 단계와,
    상기 TiN/Ti막 위에 W막을 형성하는 단계와,
    상기 W막 위에 감광막 패턴을 형성하는 단계와,
    상기 감광막 패턴을 식각 마스크로 하여 상기 W막 및 TiN/Ti막을 식각하여 배선층을 형성하는 단계와,
    상기 배선층이 형성된 결과물을 플루오라이드계 가스 만을 사용하여 발생된 플라즈마를 사용하여 후처리하여 상기 배선층의 측벽에 잔존하는 폴리머를 제거하는 단계를 포함하고,
    상기 후처리 단계를 상기 W막 및 TiN/Ti막의 식각 직후에 동일 챔버 내에서 인시튜(in situ)로 행하는 것을 특징으로 하는 반도체 장치의 금속 배선 형성 방법.
  2. 제1항에 있어서, 상기 배선층 형성 단계는 상기 W막을 SF6계 플라즈마를 사용하여 식각하는 것을 특징으로 하는 반도체 장치의 금속 배선 형성 방법.
  3. 제1항에 있어서, 상기 배선층 형성 단계는 상기 TiN/Ti막을 Cl계 플라즈마를 사용하여 식각하는 것을 특징으로 하는 반도체 장치의 금속 배선 형성 방법.
  4. 제1항에 있어서, 상기 후처리 단계는 플루오라이드계 가스로서 CFx 가스를 사용하여 행하는 것을 특징으로 하는 반도체 장치의 금속 배선 형성 방법.
  5. 제1항에 있어서, 상기 후처리 단계 후에 상기 감광막 패턴을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 금속 배선 형성 방법.
KR1019970048061A 1997-09-22 1997-09-22 플루오라이드계가스에의한후처리를포함하는금속배선형성방법 KR100475000B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019970048061A KR100475000B1 (ko) 1997-09-22 1997-09-22 플루오라이드계가스에의한후처리를포함하는금속배선형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970048061A KR100475000B1 (ko) 1997-09-22 1997-09-22 플루오라이드계가스에의한후처리를포함하는금속배선형성방법

Publications (2)

Publication Number Publication Date
KR19990026086A KR19990026086A (ko) 1999-04-15
KR100475000B1 true KR100475000B1 (ko) 2005-04-14

Family

ID=37302156

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970048061A KR100475000B1 (ko) 1997-09-22 1997-09-22 플루오라이드계가스에의한후처리를포함하는금속배선형성방법

Country Status (1)

Country Link
KR (1) KR100475000B1 (ko)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5378653A (en) * 1992-04-08 1995-01-03 Sony Corporation Method of forming aluminum based pattern

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5378653A (en) * 1992-04-08 1995-01-03 Sony Corporation Method of forming aluminum based pattern

Also Published As

Publication number Publication date
KR19990026086A (ko) 1999-04-15

Similar Documents

Publication Publication Date Title
KR100512904B1 (ko) 반도체소자의 제조방법
US6554002B2 (en) Method for removing etching residues
US6780778B2 (en) Method for fabricating semiconductor device
KR100475000B1 (ko) 플루오라이드계가스에의한후처리를포함하는금속배선형성방법
KR100400302B1 (ko) 반도체 소자의 제조 방법
KR100278277B1 (ko) 실리사이드의콘택저항개선을위한반도체소자제조방법
KR100909175B1 (ko) 듀얼 다마신 패턴 형성 방법
KR100373358B1 (ko) 비아 퍼스트 듀얼 대머신 공정을 사용한 반도체 소자제조방법
KR100266005B1 (ko) 반도체소자의 접촉홀 형성방법
KR100281129B1 (ko) 배선 형성 방법
KR100460039B1 (ko) 반도체 장치의 금속 배선 형성 방법
KR20010058959A (ko) 반도체 소자의 제조 방법
KR100395775B1 (ko) 반도체 소자의 금속 배선 형성 방법
KR100604414B1 (ko) 반도체 소자의 금속 배선 형성 방법
KR19990005143A (ko) 반도체 장치의 콘택홀 형성방법
KR100344770B1 (ko) 금속배선 형성 방법
KR100200749B1 (ko) 반도체장치의 콘택 홀 형성방법
KR20030055802A (ko) 듀얼 다마신 공정을 이용한 반도체 소자의 제조방법
KR19990025240A (ko) 2단계 식각에 의한 반도체 장치의 금속 배선 형성 방법
KR100648858B1 (ko) 반도체 장치의 제조방법
KR20040001478A (ko) 금속 배선 형성 방법
KR20000033432A (ko) 보드리스 콘택의 형성방법
KR20040059792A (ko) 반도체 소자의 콘택홀 형성방법
KR19980048839A (ko) 반도체 소자의 콘택 홀 형성방법
KR970052203A (ko) 반도체 소자의 콘택홀 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee