KR100468687B1 - 층간절연막형성방법 - Google Patents

층간절연막형성방법 Download PDF

Info

Publication number
KR100468687B1
KR100468687B1 KR1019970046180A KR19970046180A KR100468687B1 KR 100468687 B1 KR100468687 B1 KR 100468687B1 KR 1019970046180 A KR1019970046180 A KR 1019970046180A KR 19970046180 A KR19970046180 A KR 19970046180A KR 100468687 B1 KR100468687 B1 KR 100468687B1
Authority
KR
South Korea
Prior art keywords
film
teos
underlayer
usg
heat
Prior art date
Application number
KR1019970046180A
Other languages
English (en)
Other versions
KR19990024814A (ko
Inventor
김도형
홍진기
임영진
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1019970046180A priority Critical patent/KR100468687B1/ko
Publication of KR19990024814A publication Critical patent/KR19990024814A/ko
Application granted granted Critical
Publication of KR100468687B1 publication Critical patent/KR100468687B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76828—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76814—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics post-treatment or after-treatment, e.g. cleaning or removal of oxides on underlying conductors

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

반도체 장치의 층간 절연막 형성 방법을 개시한다. 본 발명은, 반도체 기판 상에 친수성의 특성을 가지는 하지막을 형성한다. 이후에, 하지막을 대략 850℃ 내지 950℃의 온도 조건 및 NH3 가스 분위기 조건으로 열처리하거나, NH4OH 용액을 포함하는 에천트로 세정(cleaning) 처리한다. 이와 같은 처리에 따라 하지막의 성질이 변화된다. 이후에 개질된 하지막 상에 오존(O3) 및 TEOS(Tetra Ethyl Ortho Silicate)를 소오스 가스(source gas) 이용하여 USG막(Undoped Silicate Glass layer)을 형성한다.

Description

층간 절연막 형성 방법{Manufacturing method of inter dielectric layer for semiconductor device}
본 발명은 반도체 장치의 층간 절연막 형성 방법에 관한 것으로, 특히 오존 및 TEOS(Tetra Ethyl Ortho Silicate)를 이용하여 형성되는 층간 절연막 형성 방법에 관한 것이다.
반도체 장치가 급격히 고집적화됨에 따라, 제한된 면적에 다층 구조를 형성하는 고집적화 기술이 개발되고 있다. 이와 같이 다층 구조가 반도체 장치에 도입됨에 따라 그 단차가 증가되고 있다. 이러한 단차의 증가를 극복하기 위해서는, 높은 평탄도를 구현할 수 있는 층간 절연막 형성 방법의 개발이 요구되고 있다. 이러한 높은 평탄도를 구현할 수 있는 층간 절연막으로, 불순물이 도핑되지 않은 실리콘 유리막(Undoped Silicon Glass layer; 이하 USG막이라 한다)이 제안되고 있다. 이러한 USG막 중 특히, TEOS를 이용하여 형성되는 산화막(이하 TEOS막이라 한다)이 주목되고 있다.
TEOS막은 주로 오존(O3) 및 TEOS가 반응하여 형성된다. 이러한 TEOS막은, SiH4를 플라즈마(plasma) 상태로 여기시켜 반응시켜 형성되는 산화막에 비해 높은 평탄도를 얻을 수 있다. 특히, 큰 단차를 가지는 하부 패턴의 경우에도, 상기 하부 패턴의 모서리에서 흐르는 것과 같은 효과를 나타낸다. 따라서, 하부 패턴 및 하지막의 표면을 따라서 균일하게 도포된다. 즉, 형성도(conformality)가 우수한 특성을 가진다. 이에 따라 높은 평탄도를 구현할 수 있다.
TEOS막은 상술한 바와 같은 장점을 가지지만, 그 하지막의 막질에 따라 그 증착 속도(deposition rate)가 감소되고, 거침도(roughness)가 증가하는 등의 단점을 나타낸다. 즉, 하지막 의존성(under layer dependence)을 가지고 있다.
본 발명이 이루고자 하는 기술적 과제는 하지막 의존성을 극복할 수 있으며, 오존 및 TEOS를 이용하는 반도체 장치의 층간 절연막 형성 방법을 제공하는 데 있다.
상기의 기술적 과제를 달성하기 위하여 본 발명은, 반도체 기판 상에 하지막을 형성한다. 이때, 상기 하지막은 친수성의 특성을 가지는 물질막으로 형성된다. 즉, 상기 하지막은 열산화막, HTO막, PE-SiH4막, PE-TEOS막 및 BPSG막 등의 절연막으로 이루어지는 물질막이다. 이후에, 상기 하지막을 850℃ 내지 950℃의 온도 조건 및 NH3 가스 분위기 조건에서 열처리한다. 다음에, 상기 열처리된 하지막 상에 오존 및 TEOS를 소오스 가스로 이용하여 USG막을 형성한다.
또한, 본 발명은, 반도체 기판 상에 하지막을 형성한다. 이때, 상기 하지막은 친수성의 특성을 가지는 물질막으로 형성된다. 더하여, 상기 물질막은 열산화막, HTO막, PE-SiH4막, PE-TEOS막 및 BPSG막 등과 같은 절연막이다. 이후에, 상기 하지막을 NH4OH 용액을 포함하는 에천트로 세정처리한다. 세정된 하지막 상에 오존 및 TEOS를 소오스 가스로 이용하여 USG막을 형성한다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
도 1 내지 도 3은 본 발명의 제1실시예에 의한 층간 절연막 형성 방법을 설명하기 위하여 도시한 단면도들이다.
도 1은 반도체 기판(100) 상에 하지막(200)을 형성하는 단계를 나타낸다.
구체적으로, 반도체 기판(100) 상에, 절연 특성을 가지며 친수성의 특성을 가지는 물질막, 예컨대, 열산화막(thermal oxide layer), HTO막(High Temperature Oxide layer), PE-SiH4막(Plasma Enhanced SiH4 layer), PE-TEOS막(Plasma Enhanced Tetra Ethyl Ortho Silicate layer) 및 BPSG막(BoroPhosphoSilicate glass layer) 등을 형성하여 하지막(200)으로 이용한다. 이때, 상기 하지막(200)은, 상기 반도체 기판(100) 상에 형성되는 제1하지막(210)과, 상기 제1하지막(210)과 단차를 가지는 제2하지막(230)으로 이루어질 수 있다. 즉, 상기 하지막(200)은 단차를 가지는 친수성의 특성을 가지는 절연막인 경우를 고려할 수 있다.
도 2는 하지막(200)을 열처리하는 단계를 나타낸다.
구체적으로, 하지막(200)이 형성된 반도체 기판(100)을 로 장치(furnace system)의 튜브(tube) 또는 급속 열처리 장치(Rapid Thermal Process system;이하 "RTP 장치"라 한다)에 로딩(loading)한다. 이후에, 상기 로딩된 반도체 기판(100)의 하지막(200)을 열처리한다. 즉, 어닐링(annealing)시킨다. 이때, 대략 850℃ 내지 950℃의 온도 조건에서 상기 열처리를 수행한다. 바람직하게는 대략 900℃ 정도 이상의 온도 조건으로 열처리를 수행한다.
또한, 상기 열처리 단계는 짧은 시간에 열처리를 수행하는 급속 열처리 방법, 즉, 상기 RTP장치를 이용하는 급속 열처리 방법을 이용한다. 즉, 대략 30초 내지 60초의 시간 동안 상기 열처리 단계를 수행한다. 또한, 상기 열처리 단계는 짧은 시간 동안에 질화 분위기를 이용하는 열처리 방법, 예컨대 RTN(Rapid Thermal Nitridation) 방법을 따른다. 즉, NH3 가스를 이용하는 가스 분위기에서, 상기 RTP 장치 또는 튜브 로 장치를 이용하여, 대략 30초 내지 60초의 시간 동안 상기 열처리 단계를 수행한다.
이와 같은 열처리에 의해서 상기 하지막(200)은, 어닐링되고, 막질의 특성 및 표면의 특성이 개질된다. 이와 같이 상기 하지막(200)이 열처리되어 그 막질 및 표면의 특성이 개질되므로, 상기 하지막(200)을 열처리된 하지막(200a)라고 달리 호칭한다. 따라서, 상기 하지막(200)을 이루는 제1하지막(210) 및 제2하지막(230) 또한, 열처리된 제1하지막(210a) 및 열처리된 제2하지막(230a)으로 개칭한다.
도 3은 열처리된 하지막(200a) 상에 USG막(300)을 형성하는 단계를 나타낸다.
구체적으로, 오존(O3) 및 TEOS(TetraEthylOrthoSilicate)를 반응의 소오스(source)로 이용하여, 상기 열처리된 하지막(200a) 상에 USG막(300)을 형성한다. 이때, 상기 USG막(300)을 형성하는 반응은 화학 기상 증착(Chemical Vapour Deposition;이하 "CVD"라 한다) 방법을 이용하여 수행된다. 이때, 상기 오존 및 TEOS막에 의해서 형성되는 USG막(300), 즉, TEOS막은 하부의 열처리된 제2하지막(230a)의 단차의 모서리를 따라서 흐르는 특성을 나타내며, 균일하게 형성된다. 즉, 우수한 형성도를 가지며 형성된다.
이때, 상기 열처리된 하지막(200a)은, 상기 열처리 단계에 의해서, 막질 및 그 표면이 개질되어 있다. 따라서, 종래의 하지막의 특성에 따른 상기 TEOS막, 즉, USG막(300)의 하지막 의존성이 극복된다. 즉, 상기 USG막(300), 즉, TEOS막의 증착 속도 및 표면 거침도가 하지막의 종류 등에 의해서 큰 차이를 보이는 현상의 발생이 방지된다. 상세하게는 표 1을 참조하여 설명한다.
[표 1]
하지막의 조건에 따른 TEOS막의 형성 특성.
증착 속도(Å) 평탄도(%) 속도비 거침도(㎚)
A 4821 2.29 1 4.678
B 3834 3.38 0.79 12.713
C 4609 1.69 0.96 4.958
표 1은 하지막의 조건에 따른 TEOS막을 형성할 때 나타나는 특성을 평가한 수치를 나타낸다. 구체적으로, A는 반도체 기판, 즉, 실리콘 웨이퍼(silicon wafer) 표면에 상기 TEOS막을 형성하는 경우를 나타낸다. B는 하지막으로 HTO막을 이용하고, 그 표면에 TEOS막, 즉, USG막을 형성하는 경우를 나타낸다. C는 HTO막을 형성한 후, 상기 HTO막을 RTN 방법으로 열처리한 후, 열처리된 HTO막 상에 상기 TEOS막을 형성하는 경우를 나타낸다. 상기 열처리는 본 제1실시예의 방법에 근거하여 수행된다. 또한, 증착 속도로 대표되는 열은, 상기 TEOS막의 형성 속도, 즉, 증착 속도(Deposition rate)를 단위 시간 당 형성되는 두께로 나타낸 값들이다. 평탄도로 대표되는 열은 평탄한 정도를 백분율로 나타낸다. 속도비는 A의 경우, 즉, 웨이퍼 표면에 형성되는 TEOS막의 증착 속도를 기준으로 하여, 각각 경우에서의 증착 속도의 비를 나타낸다. 거침도는 AFM(Atomic Force Microscope) 장치를 이용하여 측정된 수치이다.
표 1에 나타낸 측정값에 의하면, HTO막을 열처리한 경우, 즉, C의 경우에는 열처리하지 않은 경우, 즉, B의 경우에 비해, 대략 18% 정도의 증착 속도의 증가를 구현할 수 있다. 또한 표면 거침도의 경우에는 대략 60% 정도의 거침도의 개선을 구현할 수 있다. 즉, 실리콘 웨이퍼의 표면에서 측정되는 수치에 보다 가까운 특성을 나타내는 값을 가지며, 상기 TEOS막이 형성된다.
도 4 및 도 5는 본 발명의 제1실시예의 효과를 설명하기 위해서 도시한 주사 전자 현미경(Scanning Electronic MIcroscope;이하 "SEM"이라 한다) 사진들이다.
도 4는 종래의 기술에 근거하여 하지막(200)을 형성한 후, USG막(30)을 형성하는 경우의 SEM 사진이고, 도 5는 본 발명의 제1실시예에 근거하여 열처리된 하지막(200a) 상에, USG막(300)을 형성하는 경우의 SEM 사진이다. 도 4와 도 5는 동일한 전자 가속 에너지 및 동일한 배율로 측정된 사진이다.
구체적으로, 도 4에 나타나는 USG막(30)은, 도 5의 열처리된 하지막(200a) 상에 형성된 USG막(300)에 비해, 그 표면이 매우 거침을 알 수 있다. 특히, 도 4의 하지막(200)의 제2하지막(230)의 모서리에 증착되는 USG막(30)은, 도 5의 열처리된 하지막(200a)의 제2하지막(230a)의 모서리에 증착되는 USG막(300)의 표면에 비해 매우 거친 표면을 가진다. 이와 같이 HTO막, 즉, 열처리된 하지막(200a) 상에 형성되는 USG막(300), 즉, TEOS막은 그 특성이 개선됨을 알 수 있다. 즉, 상기 TEOS막의 하지막 의존성의 특성을 극복 및 개선할 수 있다.
도 6은 및 도 7은 본 발명의 제2실시예에 의한 층간 절연막 형성 방법을 설명하기 위하여 도시한 단면도들이다.
제2실시예에서는, 상술한 제1실시예에서의 열처리하는 단계를 대체하여 습식 에칭(etching) 방법으로 세정(cleaning)하는 단계를 도입하는 점이 특징적이다. 또한, 제2실시예에서 상기 제1실시예에서와 동일한 참조 부호는 동일한 부재를 나타낸다.
도 6은 하지막(200)을 세정하는 단계를 나타낸다.
구체적으로, 도 1에서 상술한 바와 같은 방법으로 반도체 기판(100)에 제1하지막(210) 및 제2하지막(230)으로 이루어지는 하지막(200)을 형성한다. 이때, 상기 하지막(200)은 친수성의 특성을 가지는 물질막, 예컨대, 열산화막, HTO막, PE-SiH4막, PE-TEOS막 및 BPSG막 등과 같은 절연막으로 이루어진다.
상술한 바와 같이 형성된 하지막(200)을, 습식 에칭(etching) 방법을 이용하여 세정(cleaning)한다. 이때, 상기 습식 에칭 방법에 의한 세정 단계에서 이용되는 에천트(etchant)로는, NH3 반응기를 가지는 화학물을 이용한다. 예컨대, NH4OH 용액(solution)과 같은 화학 용액을 이용하여 상기 NH3 반응기를 생성 및 공급한다. 상기 화학 용액에 의해서 공급되는 NH3 반응기에 의해서, 상기 하지막(200)은 에칭 처리되어 세정된다. 따라서, 그 막질 및 표면의 특성이 개질된다. 상기 하지막(200)은, 이와 같은 습식 에칭 방법에 의해 세정됨에 따라 그 막질 및 표면의 특성이 개질되므로, 세정된 하지막(200b)으로 달리 호칭한다. 따라서, 상기 제1하지막(210) 및 제2하지막(230) 또한, 세정된 제1하지막(210b) 및 세정된 제2하지막(230b)으로 개칭한다.
도 7은 세정된 하지막(200b) 상에 USG막(300)을 형성하는 단계를 나타낸다.
구체적으로, 상술한 바와 같이 습식 에칭 방법으로 세정된 하지막(200b) 상에, 도 3을 참조하여 설명한 바와 같은 방법으로 USG막(300)을 형성한다. 즉, 오존 및 TEOS를 반응의 소오스로 이용하여, CVD 방법을 이용하여 USG막(300)을 형성한다. 즉, TEOS막을 형성한다. 이와 같이 형성되는 TEOS막은 우수한 형성도를 가진다. 또한, 상기 에칭 처리된 하지막(200b)은 상기 습식 에칭에 의한 세정 단계에 의해서, 그 막질 및 그 표면이 개질되어 있어, 종래의 하지막의 특성에 따른 의존성을 극복할 수 있다. 보다 상세히는 표 2를 참조하여 설명한다.
[표 2]
하지막의 조건에 따른 TEOS막의 형성 특성.
증착 속도(Å) 평탄도(%) 속도비 거침도(㎚)
A 4821 2.29 1 4.678
D 3834 3.38 0.79 12.713
E 4517 1.48 0.94 5.068
표 2는 하지막의 조건에 따른 TEOS막을 형성할 때의 나타나는 특성을 평가한 수치를 나타낸다. 구체적으로, A는 표 1에서와 같이, 반도체 기판, 즉, 실리콘 웨이퍼(silicon wafer) 표면에 상기 TEOS막을 형성하는 경우를 나타낸다. D는 하지막으로 HTO막을 이용하고, 그 표면에 TEOS막, 즉, USG막을 형성하는 경우를 나타낸다. 즉, 표 1에서의 B의 경우와 동일하다. E는 HTO막을 형성한 후, 상기 HTO막을 NH4OH 용액을 이용하여 습식 에칭에 의한 세정 단계를 수행한 후, 세정된 HTO막 상에 상기 TEOS막을 형성하는 경우를 나타낸다. 측정되는 항목은 표 1에서와 동일하다.
표 2에 나타낸 측정값에 의하면, HTO막을 세정한 경우, 즉, E의 경우에는, 세정하지 않은 경우, 즉, D의 경우에 비해, 대략 18% 정도의 증착 속도의 증가를 구현할 수 있다. 또한 표면 거침도의 경우에는 대략 60% 정도의 거침도의 개선을 구현할 수 있다. 즉, 실리콘 웨이퍼의 표면에서 측정되는 수치에 보다 가까운 값을 가지며 상기 TEOS막을 형성할 수 있다.
도 8은 본 발명의 제2실시예에 근거하여 세정된 하지막(200b) 상에, USG막(300)을 형성하는 경우의 SEM 사진이다. 이때 도 8은 도 4 및 도 5와 동일한 전자 가속 에너지 및 동일한 배율로 측정된 사진이다.
구체적으로, 도 8에 나타나는 USG막(300)은, 도 4의 열처리되지 않은, 즉, 그 막질 개선을 위한 처리가 도입되지 않은 하지막(200) 상에 형성된 USG막(30)에 비해, 그 표면의 거침도가 매우 우수함을 알 수 있다. 특히, 도 8의 세정된 하지막(200b)의 세정된 제2하지막(230b)의 모서리에 증착되는 USG막(300)은, 도 4의 열처리되지 않은, 즉, 막질 개선을 위한 처리가 도입되지 않은 하지막(200)의 제2하지막(230)의 모서리에 증착되는 USG막(30)의 표면에 비해, 표면 거침의 정도에 있어서 매우 우수함을 나타낸다.
이와 같이 HTO막, 즉, 하지막(200)을 습식 에칭 방법으로 세정함으로써, 상기 세정된 하지막(200b) 상에 형성되는 USG막(300), 즉, TEOS막의 특성을 개선할 수 있다. 즉, TEOS막의 하지막 의존성의 특성을 극복 및 개선할 수 있다.
이상, 본 발명을 구체적인 실시예를 통해서 상세히 설명하였으나, 본 발명은 이에 한정되지 않고, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.
상술한 본 발명에 따르면, 하지막을 RTN 방법과 같은 열처리 방법으로 열처리하거나, NH4OH 용액을 포함하는 에천트로 세정 처리함으로써, 상기 하지막의 막질 특성 및 표면 특성을 개질시킬 수 있다. 따라서, 상기 열처리 또는 세정처리된 하지막 상에 형성되는 USG막, 즉, TEOS막은 하지막 의존성이 극복되며 형성될 수 있다. 즉, 상기 하지막의 종류에 따라 상기 TEOS막의 형성 속도 및 거침도가 변화되는 현상의 발생을 방지할 수 있다.
도 1 내지 도 3은 본 발명의 제1실시예에 의한 층간 절연막 형성 방법을 설명하기 위하여 도시한 단면도들이다.
도 4 및 도 5는 본 발명의 제1실시예에 의한 효과를 설명하기 위해서 도시한 주사 전자 현미경 사진들이다.
도 6은 및 도 7은 본 발명의 제2실시예에 의한 층간 절연막 형성 방법을 설명하기 위하여 도시한 단면도들이다.
도 8은 본 발명의 제2실시예에 의한 효과를 설명하기 위하여 도시한 주산 전자 현미경 사진이다.

Claims (6)

  1. 반도체 기판 상에 하지막을 형성하는 단계;
    상기 하지막을 850℃ 내지 950℃의 온도 및 NH3 가스 분위기에서 열처리하는 단계; 및
    상기 열처리된 하지막 상에 오존 및 TEOS를 소오스 가스로 이용하여 USG막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 층간 절연막 형성 방법.
  2. 제1항에 있어서, 상기 하지막은 친수성의 특성을 가지는 물질막인 것을 특징으로 하는 반도체 장치의 층간 절연막 형성 방법.
  3. 제2항에 있어서, 상기 물질막은 열산화막, HTO막, PE-SiH4막, PE-TEOS막 및 BPSG막으로 이루어지는 일군에서 선택되는 어느 한 절연막인 것을 특징으로 하는 반도체 장치의 층간 절연막 형성 방법.
  4. 반도체 기판 상에 하지막을 형성하는 단계;
    상기 하지막을 NH4OH 용액을 포함하는 에천트를 이용하여 세정처리하는 단계; 및
    상기 세정된 하지막 상에 오존 및 TEOS를 소오스 가스로 이용하여 USG막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 층간 절연막 형성 방법.
  5. 제4항에 있어서, 상기 하지막은 친수성의 특성을 가지는 물질막인 것을 특징으로 하는 반도체 장치의 층간 절연막 형성 방법.
  6. 제 5항에 있어서, 상기 물질막은 열산화막, HTO막, PE-SiH4막, PE-TEOS막 및 BPSG막으로 이루어지는 일군에서 선택되는 어느 한 절연막인 것을 특징으로 하는 반도체 장치의 층간 절연막 형성 방법.
KR1019970046180A 1997-09-08 1997-09-08 층간절연막형성방법 KR100468687B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019970046180A KR100468687B1 (ko) 1997-09-08 1997-09-08 층간절연막형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970046180A KR100468687B1 (ko) 1997-09-08 1997-09-08 층간절연막형성방법

Publications (2)

Publication Number Publication Date
KR19990024814A KR19990024814A (ko) 1999-04-06
KR100468687B1 true KR100468687B1 (ko) 2005-03-16

Family

ID=37224176

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970046180A KR100468687B1 (ko) 1997-09-08 1997-09-08 층간절연막형성방법

Country Status (1)

Country Link
KR (1) KR100468687B1 (ko)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR930001497A (ko) * 1991-06-21 1993-01-16 김광호 액정용 박막트랜지스터의 제조방법
JPH0547758A (ja) * 1991-08-16 1993-02-26 Fujitsu Ltd 半導体装置の層間絶縁膜の形成方法
KR970052799A (ko) * 1995-12-15 1997-07-29 김주용 반도체소자의 층간절연막 형성방법
KR0171953B1 (ko) * 1995-12-29 1999-03-30 김주용 반도체 소자의 층간절연막 형성방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR930001497A (ko) * 1991-06-21 1993-01-16 김광호 액정용 박막트랜지스터의 제조방법
JPH0547758A (ja) * 1991-08-16 1993-02-26 Fujitsu Ltd 半導体装置の層間絶縁膜の形成方法
KR970052799A (ko) * 1995-12-15 1997-07-29 김주용 반도체소자의 층간절연막 형성방법
KR0171953B1 (ko) * 1995-12-29 1999-03-30 김주용 반도체 소자의 층간절연막 형성방법

Also Published As

Publication number Publication date
KR19990024814A (ko) 1999-04-06

Similar Documents

Publication Publication Date Title
EP0540321B1 (en) A method for fabricating an interlayer-dielectric film of BPSG in a semiconductor device
US7888217B2 (en) Method for fabricating a gate dielectric of a field effect transistor
US20010053585A1 (en) Cleaning process for substrate surface
US6355519B1 (en) Method for fabricating capacitor of semiconductor device
US6864191B2 (en) Hydrogen barrier layer and method for fabricating semiconductor device having the same
KR101033399B1 (ko) 피처리체의 산화방법
US8158534B2 (en) Reduction of defects formed on the surface of a silicon oxynitride film
US6693040B2 (en) Method for cleaning the contact area of a metal line
US7077929B2 (en) Apparatus for manufacturing a semiconductor device
US6964930B2 (en) Method of fabricating dielectric layer
KR100468687B1 (ko) 층간절연막형성방법
EP1081755A2 (en) Method for improving a quality of dielectric layer and semiconductor device
JP2000068261A (ja) 半導体装置の製造方法
KR0172031B1 (ko) 반도체장치의 층간 절연막 형성방법
JP2001077192A (ja) 半導体装置およびその製造方法
JP3332063B2 (ja) ＳｉＮｘ／ＰＳＧ積層構造の形成方法
KR100372046B1 (ko) 막의 제조 방법 및 그 방법에 의해 제조된 막
KR102670993B1 (ko) 1-메틸-1-이소-프로폭시-실라사이클로알칸 및 이로부터 제조된 고밀도 오가노실리카 필름
KR100248344B1 (ko) 반도체 소자의 제조방법
JP2005167120A (ja) 半導体装置及び半導体装置の製造方法
KR0147650B1 (ko) 반도체 장치의 층간절연막 형성방법
KR100808870B1 (ko) 반도체소자 제조용 클러스터 장비 및 이를 이용하는 박막형성방법
JP3154730B2 (ja) 薄膜処理方法及び装置
JPH10189578A (ja) 半導体装置の製造方法
US6383946B1 (en) Method of increasing selectivity in silicon nitride deposition

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee