KR100466501B1

KR100466501B1 - Video decoder interface device of image signal processing ASIC

Info

Publication number: KR100466501B1
Application number: KR10-2002-0043715A
Authority: KR
Inventors: 이효승
Original assignee: (주)네오와인
Priority date: 2002-07-24
Filing date: 2002-07-24
Publication date: 2005-01-15
Also published as: KR20040009697A

Abstract

본 발명은 영상 신호처리 ASIC에 있어서 다수개의 비디오 디코더 장착 시 다수 클럭 사용에 의해 발생되던 신호처리 미스 매치를 해결하기 위한 기술이다. 본 발명은 버퍼메모리를 사용하지 않고도 디코더 클럭의 위상차를 검출하여 미스매치를 해결하였다.The present invention is a technique for solving a signal processing mismatch caused by the use of multiple clocks when a plurality of video decoders in the video signal processing ASIC. The present invention solves the mismatch by detecting the phase difference of the decoder clock without using a buffer memory.

Description

Video decoder interface device of image signal processing ASIC

본 발명은 영상 신호처리 ASIC(Application Specific Integrated Circuit)의 비디오 디코더 인터페이스 장치에 관한 것이다.The present invention relates to a video decoder interface device of an image signal processing ASIC (Application Specific Integrated Circuit).

본 발명은 특히, 다수개의 비디오 디코더를 이용하여 영상신호 입력을 하게되는 모든 영상신호처리 ASIC에 적용되도록 한 기술이다.In particular, the present invention is to be applied to all the video signal processing ASIC to the video signal input using a plurality of video decoder.

종래에는 두개의 상이한 클럭간에 신호처리 방법을 구현하기 위한 방법으로 두개의 입출력 클럭을 갖는 버퍼 메모리를 사용하였다.Conventionally, a buffer memory having two input / output clocks is used as a method for implementing a signal processing method between two different clocks.

즉, 도 1에 도시한 바와 같이 비디오 디코더(1)에 의해 아날로그 콤포지트 혹은 컴포넌트 신호를 디지털 데이터로 변환하고, FIFO(First In First Out) 메모리(2)을 이용하여 리드 클럭(Read Clock) 과 라이트 클럭(Write Clock)을 별도로 입력받아서 입력된 디코더 클럭(Write Clock)을 FIFO 메모리(2)의 입력단 클럭으로 사용한다.That is, as shown in FIG. 1, the analog composite or component signal is converted into digital data by the video decoder 1, and the read clock and the write are performed using the FIFO (First In First Out) memory 2. The clock clock is separately input and the input decoder clock is used as the input clock of the FIFO memory 2.

상기 비디오 디코더(1)로부터 입력된 8비트 데이터는 FIFO 메모리(2)의 입력데이터로 사용함과 동시에, 시스템 내부 클럭인 리드 클럭(Read Clock)에 의하여 리드된다. 상기 FIFO 메모리(2)에 입력된 8비트 데이터는 FIFO 메모리(2)의 리드 클럭(Read Clock)에 따라 출력된다.The 8-bit data input from the video decoder 1 is used as the input data of the FIFO memory 2 and is read by a read clock which is an internal system clock. The 8-bit data input to the FIFO memory 2 is output according to the read clock of the FIFO memory 2.

즉, 상기와 같은 동작에 의하여 시스템 내로 입력되는 데이터는 디코더 클럭에 동기되어 입력되고, 출력되는 데이터는 시스템 클럭에 동기되어 출력되므로 시스템 내에서 클럭 미스매치가 발생하지 않도록 사용될 수 있다.That is, the data input into the system by the above operation is input in synchronization with the decoder clock, the output data is output in synchronization with the system clock can be used so that no clock mismatch occurs in the system.

그러나, 이 같은 종래의 미스 매치 해결방식은 리드(Read)와 라이트(Write) 클럭이 분리된 FIFO 메모리(2)를 사용하므로 게이트 사이즈가 증가함과 아울러, FIFO 메모리(2)는 게이트 규모가 상당히 크므로 이를 플립플롭을 이용하여 파이포를 구현하더라도 그리 작은 사이즈가 되지 않는다.However, this conventional mismatch solution uses a FIFO memory 2 having separate read and write clocks, which increases the gate size, and the FIFO memory 2 has a significant gate size. Since it is large, implementing a PIPO using flip-flop does not make it so small.

또한, FIFO 컨트롤 시점과 방법이 복잡하여 시스템 불안정의 원인이 된다.In addition, the timing and method of FIFO control is complex, which causes system instability.

따라서, 본 발명은 상기와 같은 종래기술의 문제점을 해소하기 위한 것으로서, 본 발명의 목적은 디코더의 클럭을 고속 샘플링하여 위상차를 검출한 후 이를 클럭 미스매칭 해결에 사용함으로서 버퍼 메모리의 크기를 줄일 수 있도록 한 영상 신호처리 ASIC 의 비디오 디코더 인터페이스 장치를 제공하는데 있다.Accordingly, an object of the present invention is to solve the above problems of the prior art, and an object of the present invention is to reduce the size of a buffer memory by using a high speed sampling of a clock of a decoder to detect a phase difference and then use the same to solve clock mismatching. The present invention provides a video decoder interface device of an image signal processing ASIC.

상기 목적을 달성하기 위한 본 발명의 영상 신호처리 ASIC 의 비디오 디코더 인터페이스 장치는, 비디오 신호처리시 컬러 카메라의 컴포지트 혹은 컴포넌트 입력을 디지털 신호로 변환하는 비디오 디코더; 및 상기 비디오 디코더의 클럭을 고속 샘플링하여 위상차를 검출하도록 상기 비디오 디코더로부터 출력된 디코더 클럭과 8비트 데이터를 입력받아 처리하고 시스템 클럭을 변환시켜 인터페이스 데이터를 출력하는 디코더 인터페이스로 구성된 것을 특징으로 한다.A video decoder interface device of an image signal processing ASIC of the present invention for achieving the above object comprises: a video decoder for converting a composite or component input of a color camera into a digital signal during video signal processing; And a decoder interface configured to receive and process a decoder clock and 8-bit data output from the video decoder by fast sampling the clock of the video decoder to detect a phase difference, convert a system clock, and output interface data.

또한, 본 발명의 디코더 인터페이스는 상기 비디오 디코더의 출력신호인 디코더 클럭과 8비트 데이터를 입력받는 플립플롭; 상기 플립플롭의 출력신호를 하이레벨 또는 로우레벨로 반전시키는 인버터; 상기 인버터에 의해 반전된 출력신호와 상기 플립플롭의 출력신호를 논리곱으로 처리하는 앤드 게이트; 상기 비디오 디코더의 출력신호를 시스템 클럭에 따라 1 클럭 지연시키는 지연장치 역할을 하도록 상기 비디오 디코더로부터 출력된 8비트 데이터; 및 상기 8비트 데이터의 하이레벨 출력과 1 클럭 지연된 로우레벨 신호를 입력받아 이 두 입력신호를 제어신호를 사용하여 출력신호를 발생함과 동시에 시스템 클럭으로 1 클럭만큼 지연시켜 지연된 8비트 데이터를 출력하는 멀티플렉서로 구성된 것을 특징으로 한다.In addition, the decoder interface of the present invention includes a flip-flop for receiving a decoder clock and 8-bit data which are output signals of the video decoder; An inverter for inverting the output signal of the flip-flop to a high level or a low level; An AND gate which processes the output signal inverted by the inverter and the output signal of the flip-flop as a logical product; 8-bit data output from the video decoder to serve as a delay device for delaying the output signal of the video decoder by one clock according to a system clock; And receiving the high-level output of the 8-bit data and the low-level signal delayed by one clock, generating these output signals using a control signal, and simultaneously delaying the clock by one clock as a system clock to output delayed 8-bit data. It is characterized by consisting of a multiplexer.

도 1은 종래의 클럭 미스매치의 해결 구성도.1 is a block diagram of a conventional clock mismatch.

도 2는 본 발명에 의한 영상 신호처리 ASIC 의 비디오 디코더 인터페이스 장치 구성도.2 is a block diagram of a video decoder interface device of a video signal processing ASIC according to the present invention;

도 3은 도 2의 디코더 인터페이스의 상세 구성도.3 is a detailed configuration diagram of the decoder interface of FIG. 2.

도 4는 본 발명의 신호처리도.4 is a signal processing diagram of the present invention.

* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

3 ------ 비디오 디코더 5 ------ 디코더 인터페이스3 ------ video decoder 5 ------ decoder interface

6, 7 ------ 플립플롭 8 ------ 인버터6, 7 ------ flip-flop 8 ------ inverter

9 ------ 앤드 게이트 12 ------ 멀티플렉서9 ------ End Gate 12 ------ Multiplexer

이하, 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명에 의한 영상 신호처리 ASIC 의 비디오 디코더 인터페이스 장치 구성도,2 is a block diagram of a video decoder interface of an image signal processing ASIC according to the present invention;

도 3은 도 2의 디코더 인터페이스의 상세 구성도, 도 4는 본 발명의 신호처리도이다.3 is a detailed configuration diagram of the decoder interface of FIG. 2 and FIG. 4 is a signal processing diagram of the present invention.

도 2에 있어서, 비디오 디코더(3)는 비디오 신호처리에서 컬러 카메라의 컴포지트 혹은 컴포넌트 입력을 디지털 신호로 변환하는 것이다.In Fig. 2, the video decoder 3 converts a composite or component input of a color camera into a digital signal in video signal processing.

디코더 인터페이스(5)는 상기 비디오 디코더(3)로부터 출력된 디코더 클럭(Decoder Clock)과 8비트 데이터를 입력받아 처리하여 시스템 클럭(System Clock)을 양호하게 변환함으로서 인터페이스 데이터를 출력하는 부분이다.The decoder interface 5 is a part for outputting interface data by converting a system clock well by receiving and processing a decoder clock and 8-bit data output from the video decoder 3.

도 3에 있어서, 비디오 디코더(3)의 출력신호인 도 4b와 같은 디코더 클럭과 8비트 데이터는 도 4a와 같은 시스템 클럭에 의해 동기된 플립플롭(FF1)(6)에 입력되며, 플립플롭(6)의 도 4c와 같은 출력신호는 플립플롭(FF1)(7)에 입력된다.In FIG. 3, the decoder clock as shown in FIG. 4B and 8-bit data, which are output signals of the video decoder 3, are input to the flip-flop FF1 6 synchronized with the system clock as shown in FIG. 4A, and the flip-flop ( The output signal as shown in Fig. 4C of 6) is input to the flip-flop FF1 (7).

한편, 플립플롭(6)의 출력신호(도 4c)는 인버터(INV)(8)에 의해 도 4d와 같이 하이레벨 또는 로우레벨로 반전된다.On the other hand, the output signal of the flip-flop 6 (FIG. 4C) is inverted to the high level or the low level by the inverter INV 8 as shown in FIG. 4D.

상기 인버터(8)에 의해 반전된 출력신호는 앤드 게이트(AND Gate)(9)에 의해 플립플롭(7)의 출력과 논리곱되어 도 4f와 같은 신호가 출력된다.The output signal inverted by the inverter 8 is logically multiplied by the output of the flip-flop 7 by an AND gate 9 to output a signal as shown in FIG. 4F.

또한, 비디오 디코더(3)로부터 출력된 8비트 데이터(10)는 시스템 클럭과 동기된 후 출력된다. 상기 8비트 데이터(10)로부터 출력된 8비트 데이터(11)는 디코더의 출력신호를 시스템 클럭에 따라 1 클럭 지연시키는 지연장치 역할을 한다.In addition, the 8-bit data 10 output from the video decoder 3 is output after being synchronized with the system clock. The 8-bit data 11 output from the 8-bit data 10 serves as a delay device for delaying the output signal of the decoder by one clock according to the system clock.

상기 8비트 데이터(11) 출력은 하이레벨로 멀티플렉서(MUX)(12)에 입력되며, 동시에 멀티플렉서(12)는 1 클럭 지연된 도 4e와 같은 로우레벨 신호를 입력받는다.The 8-bit data 11 output is input to the multiplexer (MUX) 12 at a high level, and at the same time, the multiplexer 12 receives a low level signal as shown in FIG.

상기 두 입력신호를 멀티플렉서(12)의 제어신호를 사용하여 출력신호를 발생토록 한다. 이와 동시에 상기 멀티플렉서(12)의 출력신호를 시스템 클럭으로 1 클럭만큼 지연시켜 도 4g와 같이 지연된 8비트 데이터(13)가 출력되도록 한다.The two input signals are used to generate an output signal using the control signal of the multiplexer 12. At the same time, the output signal of the multiplexer 12 is delayed by one clock to the system clock to output the delayed 8-bit data 13 as shown in FIG. 4G.

상기 도 4g와 같은 신호는 시스템 내부 클럭에 의하여 지연된 신호이므로 이 신호를 이용하여 상기 디코더 데이터 신호를 시스템 클럭에 의해 지연된 8비트 데이터(10)(11) 신호를 컨트롤 하여 신호 처리하더라도 클럭 미스매치에 의해서 발생하는 셋업(Set-Up), 홀드 바이오레이션(Hold Violation)이 발생하지 않는다.Since the signal shown in FIG. 4G is a signal delayed by an internal clock of the system, the decoder data signal is controlled by the 8-bit data 10 (11) signal delayed by the system clock using the signal to process the clock mismatch. There is no set-up or hold vibration that occurs.

상술한 바와같이, 본 발명에 의한 영상 신호처리 ASIC 의 비디오 디코더 인터페이스 장치에 따르면, 큰 사이즈의 버퍼 메모리를 사용하지 않고도 목적하는 신호처리를 구현함으로서 신호처리의 안정성 및 편의성 경제성을 달성할 수 있다.As described above, according to the video decoder interface device of the image signal processing ASIC according to the present invention, it is possible to achieve the stability and convenience and economical efficiency of the signal processing by implementing the desired signal processing without using a large buffer memory.

Claims

A video decoder 3 for converting a composite or component input of a color camera into a digital signal during video signal processing; And

A decoder interface for receiving and processing a decoder clock output from the video decoder 3 and 8-bit data so as to high-speed sample the clock of the video decoder 3 to detect a phase difference, and converts a system clock to output interface data. Video signal processing ASIC video decoder interface device, characterized in that consisting of.

2. The decoder of claim 1, wherein the decoder interface 5

A flip-flop (6) (7) for receiving a decoder clock and 8-bit data which are output signals of the video decoder (3);

An inverter (8) for inverting the output signal of the flip-flop (6) to a high level or a low level;

An AND gate 9 for processing the output signal inverted by the inverter 8 and the output signal of the flip-flop 7 by a logical product;

8-bit data (10) (11) output from the video decoder (3) to serve as a delay device for delaying the output signal of the video decoder (3) by one clock in accordance with a system clock; And

8-bit data delayed by receiving a high level output of the 8-bit data 11 and a low-level signal delayed by one clock and generating two output signals using a control signal and delaying the clock by one clock as a system clock. A video signal processing ASIC video decoder interface device comprising: a multiplexer (12) for outputting (13).