KR100466389B1 - 광시야각 액정표시장치 및 그의 구동방법 - Google Patents

광시야각 액정표시장치 및 그의 구동방법 Download PDF

Info

Publication number
KR100466389B1
KR100466389B1 KR10-2001-0029087A KR20010029087A KR100466389B1 KR 100466389 B1 KR100466389 B1 KR 100466389B1 KR 20010029087 A KR20010029087 A KR 20010029087A KR 100466389 B1 KR100466389 B1 KR 100466389B1
Authority
KR
South Korea
Prior art keywords
electrode
pixel
counter electrode
thin film
liquid crystal
Prior art date
Application number
KR10-2001-0029087A
Other languages
English (en)
Other versions
KR20020089977A (ko
Inventor
김성운
이승희
Original Assignee
비오이 하이디스 테크놀로지 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 비오이 하이디스 테크놀로지 주식회사 filed Critical 비오이 하이디스 테크놀로지 주식회사
Priority to KR10-2001-0029087A priority Critical patent/KR100466389B1/ko
Publication of KR20020089977A publication Critical patent/KR20020089977A/ko
Application granted granted Critical
Publication of KR100466389B1 publication Critical patent/KR100466389B1/ko

Links

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F2201/00—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00
    • G02F2201/12—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode
    • G02F2201/123—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode pixel
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/02—Improving the quality of display appearance
    • G09G2320/0247—Flicker reduction other than flicker reduction circuits used for single beam cathode-ray tubes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/02—Improving the quality of display appearance
    • G09G2320/0257—Reduction of after-image effects
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/02—Improving the quality of display appearance
    • G09G2320/028—Improving the quality of display appearance by changing the viewing angle properties, e.g. widening the viewing angle, adapting the viewing angle to the view direction

Abstract

본 발명은 잔상 및 플리커를 방지하기 위한 광시야각 액정표시장치 및 그의 구동방법을 개시한다. 개시된 본 발명의 광시야각 액정표시장치는, 투명성 절연기판; 상기 기판 상에 일방향으로 서로 평행하게 수 개가 배열되며, 제1간격으로 이격 배치된 한 쌍이 상기 제1간격 보다 넓은 제2간격으로 여러 쌍 배열되는 게이트 버스 라인; 상기 게이트 버스 라인과 교차 배열되어 상단 및 하단 게이트 버스 라인을 갖는 단위 화소들을 한정하는 수 개의 데이터 버스 라인; 상기 단위 화소의 상단 게이트 버스 라인과 데이터 버스 라인의 교차부에 배치된 제1박막 트랜지스터와, 상기 하단 게이트 버스 라인과 데이터 버스 라인의 교차부에 배치된 제2박막 트랜지스터; 상기 단위 화소 내에 상기 제1박막 트랜지스터의 소오스 전극과 콘택되게 배치된 상대전극; 및 상기 단위 화소 내에 상기 제2박막 트랜지스터의 소오스 전극과 콘택되게 배치된 화소전극을 포함하는 것을 특징으로 하며, 그 구동방법은 상기 데이터 버스 라인에 인가된 데이터 전압신호를 일정 주기 동안은 제1박막 트랜지스터를 통해 상대전극에 인가하고, 다른 주기 동안은 제2박막 트랜지스터를 통해 화소전극에 인가하며, 단위 화소 내에서의 상기 상대전극과 화소전극 사이의 전압차에 의해 화소 구동을 이루는 것을 특징으로 한다.

Description

광시야각 액정표시장치 및 그의 구동방법{WIDE VIEWING ANGLE LIQUID CRYSTAL DISPLAY DEVICE AND METHOD FOR DRIVING THE SAME}
본 발명은 액정표시장치에 관한 것으로, 보다 상세하게는, 잔류 DC에 의한 잔상의 발생 및 플리커(flicker)의 발생을 방지할 수 있는 광시야각 액정표시장치 및 그의 구동방법에 관한 것이다.
주지된 바와 같이, IPS(In Plain Switching) 모드 및 FFS(Fringe Field Switching) 모드 액정표시장치는 화소전극과 상대전극이 어레이 기판 상에 배치되어 있어, 수평 방향의 강한 전계에 의해 액정 분자들이 제어되며, 그래서, 광시야각이 구현된다.
도 1a 내지 도 1c는 종래 IPS 및 FFS 모드 액정표시장치에서의 상대전극과 화소전극의 배치 구조를 도시한 단면도들이다. 여기서, 도면부호 1은 유리기판, 3는 상대전극, 5은 화소전극, 그리고, 4는 절연막을 각각 나타낸다.
먼저, 도 1a 및 도 1b는 상대전극(3)과 화소전극(5)이 수 개의 브렌치들을 갖는 콤브(comb) 형상으로 형성된 경우의 구조로서, 도 1a는 상기 상대전극(3)과 화소전극(5)의 브렌치들이 동일 평면상에 소정 간격으로 이격되어 교번적으로 배치된 구조이며, 도 1b는 상대전극(3)과 화소전극(5)이 절연막(4)의 개재하에 소정 간격으로 이격되어 교번적으로 배치된 구조이다.
도 1c는 상대전극(3)이 플레이트(plate) 형상으로, 그리고, 화소전극(5)이 콤브 형상으로 형성되면서, 그들 사이에 절연막이 개재된 구조이다.
한편, 도시하지 않았으나, 상기와 같은 전극 구조를 갖는 IPS 모드 또는 FFS 모드 액정표시장치에 있어서, 기판(1) 상에는 통상의 TN 모드와 마찬가지로 단위 화소를 한정하도록 수 개의 게이트 버스 라인과 데이터 버스 라인이 교차 배열되며, 상기 게이트 버스 라인과 데이터 버스 라인의 교차부에는 스위칭 소자인 박막 트랜지스터가 배치된다. 여기서, 상기 상대전극(3)과 화소전극(5)은 단위 화소 내에 배치되며, 특히, 화소전극(5)은 박막 트랜지스터의 소오스 전극과 콘택된다.
이와 같은 IPS 모드 또는 FFS 모드 액정표시장치를 구동시키기 위해, 화소전극(5)에는 액정을 교류(AC) 구동하기 위해 교류형의 주파수를 갖는 신호가 인가되며, 상대전극(3)에는 화소전극(5)에 인가되는 양의 실효값(RMS)과 음의 실효값이 평형을 이룰 수 있도록 직류(DC) 형태로 상기 화소전극 전압의 중간값의 크기에 해당하는 전압신호가 인가된다.
그러나, 전술한 바와 같은 종래의 IPS 또는 FFS 모드의 광시야각 액정표시장치는 박막 트랜지스터의 특성에 의한 화소전압의 전압 강하에 의해 화소전극에 인가되는 양의 전압 값과 음의 전압 값이 균형을 잃게 됨으로써, 화소 내에 직류(DC) 성분이 축적되는 것을 통해 잔상 및 플리커(flicker)가 발생하게 되고, 이로 인하여, 화면 품위가 저하되는 문제점이 있다.
자세하게, 도 2는 종래 IPS 모드 또는 FFS 모드 액정표시장치에서의 상대전극과 화소전극에 인가되는 전압신호를 설명하기 위한 파형도로서, 도시된 바와 같이, 게이트 전극에 게이트 전압신호(a)가 인가되는 동안, 교류 형태의 화소전압(b)이 인가되며, 상대전극에는 상기 화소전극의 양의 실효값(RMS)과 음의 실효값의 중간 값에 해당하는 직류 성분의 상대전압(c)이 인가된다.
그런데, 박막 트랜지스터의 특성에 의거해서, 화소전극에 인가되는 화소전압의 전압 강하(d)가 일어나며, 이때, 강하된 화소전압의 양의 값과 음의 값은 균형을 이루지 못하게 된다. 즉, 도면에서 양의 값의 경우에는 줄어드는 반면, 음의 값은 늘어나게 된다. 이에 따라, 직류 성분이 상대전극 또는 화소전극에 축적되며, 그래서, 잔상 및 플리커가 발생하게 된다.
결국, 종래의 IPS 및 FFS 모드를 갖는 광시야각 액정표시장치에서는 화소전극에 교류 형태의 적절한 주파수가 인가되며, 상대전극에는 화소전극의 중간값에 해당하는 전압이 인가되는데, 박막 트랜지스터의 특성상, 화소전압의 양의 값과 음의 값이 균형을 이루지 못하기 때문에, 화소전극 또는 상대전극의 어느 한쪽 전극의 실효값이 더 크게 되며, 이에 따라, 잔류 이온들이 더 큰 실효값을 나타내는 전극 주변에 흡착되는 현상이 발생되어 잔상 및 플리커가 발생하게 되고, 결국, 액정표시장치의 화면 품위 저하가 초래된다.
한편, 이러한 문제를 해결하기 위하여 상대전극에 인가되는 전압 값을 조절하고 있지만, 모든 계조(gray)에 해당하는 화소 전압의 크기에 균형을 줄 수 없으며, 단지, 제한된 몇가지의 값으로만 조절이 가능하다. 이 때문에, 초기에 특정 계조에 맞추어 상대전압이 조절된 경우, 다른 계조에서의 구동 이후에 다시 특정 계조로 돌아오면, 이미 다른 계조에서 직류(DC) 성분이 축적되며, 이로 인해, 특정 계조에서의 화소전압이 균형을 잃게 되고, 결국, 잔상 및 플리커가 나타나게 된다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 잔상 및 플리커에 기인한 화면 품위의 저하를 방지할 수 있는 광시야각 액정표시장치를 제공함에 목적이 있다.
또한, 본 발명은 이러한 광시야각 액정표시장치의 구동방법을 제공함에 그 다른 목적이 있다.
도 1a 내지 도 1c는 종래 광시야각 액정표시장치에서의 상대전극과 화소전극의 배치 구조를 설명하기 위한 단면도.
도 2는 종래 광시야각 액정표시장치의 상대전극과 화소전극에 인가되는 전압 신호를 설명하기 위한 파형도.
도 3은 본 발명에 따른 광시야각 액정표시장치의 화소 구조를 도시한 평면도.
도 4는 본 발명에 따른 광시야각 액정표시장치의 구동방법을 설명하기 위한 파형도.
도 5는 본 발명에 따른 광시야각 액정표시장치에서의 상대전극과 화소전극에 인가되는 전압 신호를 설명하기 위한 파형도.
*도면의 주요 부분에 대한 부호의 설명*
12A : 상단 게이트 버스 라인 12B : 하단 게이터 버스 라인
13 : 상대전극 15 : 화소전극
16 : 데이터 버스 라인 16a,16b : 소오스/드레인 전극
TFT1 : 제1박막 트랜지스터 TFT2 : 제2박막 트랜지스터
상기와 같은 목적을 달성하기 위한 본 발명의 광시야각 액정표시장치는, 투명성 절연기판; 상기 기판 상에 일방향으로 서로 평행하게 수 개가 배열되며, 제1간격으로 이격 배치된 한 쌍이 상기 제1간격 보다 넓은 제2간격으로 여러 쌍 배열되는 게이트 버스 라인; 상기 게이트 버스 라인과 교차 배열되어 상단 및 하단 게이트 버스 라인을 갖는 단위 화소들을 한정하는 수 개의 데이터 버스 라인; 상기 단위 화소의 상단 게이트 버스 라인과 데이터 버스 라인의 교차부에 배치된 제1박막 트랜지스터와, 상기 하단 게이트 버스 라인과 데이터 버스 라인의 교차부에 배치된 제2박막 트랜지스터; 상기 단위 화소 내에 상기 제1박막 트랜지스터의 소오스 전극과 콘택되게 배치된 상대전극; 및 상기 단위 화소 내에 상기 제2박막 트랜지스터의 소오스 전극과 콘택되게 배치된 화소전극을 포함하는 것을 특징으로 한다.
또한, 본 발명의 광시야각 액정표시장치의 구동방법은, 상단 및 하단 게이트 버스 라인과 데이터 버스 라인에 의해 단위 화소가 한정되며, 상기 상단 게이트 버스 라인과 데이터 버스 라인의 교차부에는 제1박막 트랜지스터가 배치되고, 상기 하단 게이터 버스 라인과 데이터 버스 라인의 교차부에는 제2박막 트랜지스터가 배치되며, 상기 단위 화소 내에는 상기 제1박막 트랜지스터와 콘택되는 상대전극이 배치되고, 상기 단위 화소 내에는 상기 제2박막 트랜지스터와 콘택되면서 상기 상대전극과 이격되게 화소전극이 배치된 구조를 갖는 광시야각 액정표시장치의 구동방법에 있어서, 상기 데이터 버스 라인에 인가된 데이터 전압신호를 일정 주기 동안은 제1박막 트랜지스터를 통해 상대전극에 인가하고, 다른 주기 동안은 제2박막 트랜지스터를 통해 화소전극에 인가하며, 단위 화소 내에서의 상기 상대전극과 화소전극 사이의 전압차에 의해 화소 구동을 이루는 것을 특징으로 한다.
본 발명에 의하면, 하나의 화소에 두개의 박막 트랜지스터를 구비시키고, 아울러, 제1박막 트랜지스터는 상대전극에 데이터 신호를 인가하도록 하고, 그리고, 제2박막 트랜지스터는 화소전극에 데이터 신호를 인가하도록 하며, 이러한 구동이 일정 주기 동안 교번적으로 이루어지도록 함으로써, 각 화소에서의 잔류 이온의 축적을 방지할 수 있으며, 그래서, 잔상 및 플리커의 발생을 방지할 수 있다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 3은 본 발명의 실시예에 따른 IPS 또는 FFS 모드를 갖는 광시야각 액정표시장치의 화소 구조를 도시한 평면도이다.
투명성 절연기판, 예를들어, 유리기판(도시안됨) 상에 수 개의 게이트 버스 라인(12A, 12B)과 데이터 버스 라인(16)이 교차 배열된다. 이때, 상기 게이트 버스 라인(12A 12B)은 제1간격으로 이격 배치되는 한 쌍이 상기 제1간격 보다는 넓은 간격, 즉, 행방향 또는 열방향, 바람직하게는 행방향으로의 단위 화소 크기에 해당하는 제2간격으로 여러 쌍이 배열되며, 이에 따라, 각 단위 화소는 상단 게이트 버스 라인(12A)과 하단 게이트 버스 라인(12B)을 갖게 된다.
상대전극(13)과 화소전극(15)이 상기 게이트 버스 라인(12A, 12B)과 데이터 버스 라인(16)에 의해 한정된 단위 화소 내에 배치된다. 상기 상대전극(13)과 화소전극(15)은 모두 수 개의 브렌치를 갖는 콤브 형상을 갖으면서 각 전극(13, 15)의 브렌치들이 교번적으로 배치되는 구조로 형성된다. 아울러, 상기 상대전극(13)과 화소전극(15)은 동일 평면상에 형성되거나, 절연막의 개재하에 형성될 수 있다.
상단 게이트 버스 라인(12A)과 데이터 버스 라인(16)의 교차부에는 제1박막 트랜지스터(TFT1)이 배치되며, 그리고, 하단 게이트 버스 라인(12B)과 데이터 버스 라인(16)의 교차부에는 제2박막 트랜지스터(TFT2)가 배치된다. 여기서, 상기 제1 및 제2박막 트랜지스터(TFT1, TFT2)는 상단 및 하단 게이트 버스 라인(12)의 일부분인 게이트 전극과, 상기 게이트 전극 상에 배치되는 채널층(도시안됨)과, 데이터 버스 라인(14)으로부터 인출되어 채널층의 일측과 오버랩되게 배치되는 드레인 전극(16b)과, 상기 채널층의 타측과 오버랩되게 배치되면서 상대전극(13) 또는 화소전극(15)과 각각 콘택되는 소오스 전극(16a)을 포함한다.
상기한 본 발명의 광시야각 액정표시장치에 있어서, 하나의 단위 화소는 상단 및 하단 게이트 버스 라인(12A, 12B)과, 데이터 버스 라인(16), 상대전극(13), 화소전극(15), 제1 및 제2박막 트랜지스터(TFT1, TFT2)를 포함하며, 이때, 상대전극(13)은 제1박막 트랜지스터(TFT1)와 콘택되고, 화소전극(15)은 제2박막 트랜지스터(TFT2)와 콘택된 구조를 갖는다.
이와 같은 화소 구조를 갖는 본 발명에 따른 광시야각 액정표시장치의 구동방법을 도 4를 참조하여 설명하면 다음과 같다.
도 4에 도시된 바와 같이, 본 발명에 따른 광시야각 액정표시장치는 처음 2주기(frame), 또는, 그 이상의 주기 동안은 제1박막 트랜지스터에 게이트 전압신호를 인가하고, 다음 2주기, 또는, 그 이상의 주기 동안은 제2박막 트랜지스터에 게이트 전압신호를 인가한다. 바람직하게, 액정의 교류 구동을 위한 최소 단위인 2주기 동안은 상단 게이트 버스 라인을 통해 제1박막 트랜지스터에 제1게이트 전압신호를 인가하고, 그 다음 2주기 동안은 하단 게이트 버스 라인을 통해 제2박막 트랜지스터에 제2게이트 전압신호를 인가한다. 그러면, 처음 2주기 동안은 데이터 버스 라인에 인가된 교류 파형의 데이터 전압신호가 제1박막 트랜지스터를 통해 상대전극에 인가되며, 화소전극에는 데이터 전압신호가 인가되지 않는다. 반대로, 다음 2주기 동안은 제2박막 트랜지스터를 통해 화소전극에 데이터 전압신호가 인가되며, 상대전극에는 데이터 전압신호가 인가되지 않는다.
이 경우, 2주기, 또는, 그 이상의 주기를 기준으로해서, 상대전극 또는 화소전극에 데이터 전압신호가 입력된 상태로 다시 화소전극 또는 상대전극에 데이터 신호가 입력됨에 따라, 어느 한 주기 동안 상대전극 및 화소전극에 흡착되어진 이온들은 그와 같은 시간 간격 동안은 데이터 전압신호와 상대 전압신호를 인가하게 되는 전극이 바뀌는 것에 의해 상쇄되어진다.
결국, 데이터 전압신호를 상대전극과 화소전극에 동일한 시간 간격 동안에교번적으로 인가함에 따라, 어느 한 전극에 큰 전압이 축적되지 않으며, 그래서, 본 발명의 광시야각 액정표시장치는 잔상 및 플리커 현상을 개선할 수 있게 된다.
하기의 표 1은 종래 및 본 발명의 광시야각 액정표시장치에서 상대전극 및 화소전극에 인가되는 전압 신호를 비교한 것이다.
전 극 1 주기 2 주기 3 주기 4 주기
종 래 상대전극 6V 6V 6V 6V
화소전극 10V 2V 10V 2V
발 명 상대전극 4V -4V 0V 0V
화소전극 0V 0V 4V -4V
상기 표 1에 있어서, 종래의 광시야각 액정표시장치에서는 화소전극에 교류형의 전압신호가 인가되며, 상대전극에는 상기 화소전극에 인가된 전압의 중간값에 해당하는 6V의 전압신호가 인가된다. 이 경우, 박막 트랜지스터의 특성으로 인해 화소전극에 인가된 화소전압의 강하가 필연적으로 발생되며, 이로 인해, 상대전극 또는 화소전극 중에서 어느 하나의 전극에 큰 전압이 축적되어 잔상 및 플리커가 유발된다.
반면, 본 발명의 광시야각 액정표시장치의 경우, 처음 1,2주기 동안에는 상대전극에 4V와 -4V의 데이터 전압신호가 인가되고, 화소전극에는 "0"의 전압신호가 인가되며, 그 다음, 3,4주기 동안에는 화소전극에 4V와 -4V의 데이터 전압신호가 인가되고, 상대전극에는 "0"의 전압신호가 인가되며, 특히, 이러한 전압신호는 상대전극과 화소전극에 주기적으로 교대로 인가된다. 이에 따라, 비록, 1,2주기 동안에는 상대전극에 더 큰 양 또는 음의 실효값(RMS)이 축적되고, 다음 3,4주기 동안에는 화소전극에 더 큰 양 또는 음의 실효값(RMS)이 축적되더라도, 4주기 이후에는데이터 전압신호와 상대 전압신호를 인가하는 전극이 바뀌게 되므로, 전압의 실효값(RMS)은 균형을 이루게 된다.
따라서, 상대전극 및 화소전극의 순차적 구동은 인가되는 전압의 크기에 관계없이 흡착되어진 이온의 차이에 의한 다른 계조로 전이 후에도 잔상으로 남지 않게 되며, 아울러, 플리커도 발생되지 않는다.
그러므로, 본 발명에 따른 광시야각 액정표시장치는 하나의 화소에 두 개의 박막 트랜지스터를 구비시키고, 아울러, 상대전극과 화소전극을 각 박막 트랜지스터와 연결되도록 하며, 그리고, 화소 구동시에는 상대전극과 화소전극에 일정 주기 동안 교대로 데이터 전압신호를 인가함으로써, 잔류 이온의 축적에 의한 잔상의 발생 및 플리커의 발생을 방지할 수 있다.
한편, 전술한 본 발명의 실시예는 상대전극과 화소전극이 콤브 형상으로 형성된 경우를 도시하고 설명하였으나, 상대전극이 플레이트 형상, 그리고, 화소전극이 콤브 형상으로 형성될 수 있으며, 이 경우, 상기 상대전극과 화소전극 사이에는 절연막이 개재된다. 또한, IPS 모드 액정표시장치의 경우, 상기 상대전극과 화소전극은 불투명 금속으로 형성되며, 특히, 전극간의 간격은 전극 폭 보다 크게 설계된다. 반면, FFS 모드 액정표시장치의 경우, 상기 상대전극과 화소전극은 ITO와 같은 투명 금속으로 형성되며, 특히, 전극간의 간격은 전극 폭 보다 작게 설계된다.
게다가, 본 발명은 IPS 또는 FFS 모드 액정표시장치에 대해 도시하고 설명하였으나, 상대전극이 컬러필터 기판에 배치되는 TN 모드 액정표시장치에도 적용 가능하다.
이상에서 설명한 바와 같이, 본 발명은 하나의 단위 화소 내에 두 개의 박막 트랜지스터를 구비시키고, 아울러, 상대전극과 화소전극에 일정 주기 동안 교대로 데이터 신호가 인가되도록 함으로써, 어느 한 전극에의 잔류 이온의 흡착을 방지할 수 있으며, 이에 따라, 잔상 및 플리커 발생을 억제시킬 수 있으므로, 액정표시장치의 화면 품위를 향상시킬 수 있다.
기타, 본 발명은 그 요지가 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (15)

  1. 투명성 절연기판;
    상기 기판 상에 일방향으로 서로 평행하게 수 개가 배열되며, 제1간격으로 이격 배치된 한 쌍이 상기 제1간격 보다 넓은 제2간격으로 여러 쌍 배열되는 게이트 버스 라인;
    상기 게이트 버스 라인과 교차 배열되어 상단 및 하단 게이트 버스 라인을 갖는 단위 화소들을 한정하는 수 개의 데이터 버스 라인;
    상기 단위 화소의 상단 게이트 버스 라인과 데이터 버스 라인의 교차부에 배치된 제1박막 트랜지스터와, 상기 하단 게이트 버스 라인과 데이터 버스 라인의 교차부에 배치된 제2박막 트랜지스터;
    상기 단위 화소 내에 상기 제1박막 트랜지스터의 소오스 전극과 콘택되게 배치된 상대전극; 및
    상기 단위 화소 내에 상기 제2박막 트랜지스터의 소오스 전극과 콘택되게 배치된 화소전극을 포함하는 것을 특징으로 하는 광시야각 액정표시장치.
  2. 제 1 항에 있어서, 상기 제2간격은 행 또는 열방향에서의 단위 화소 크기인 것을 특징으로 하는 광시야각 액정표시장치.
  3. 제 1 항에 있어서, 상기 상대전극과 화소전극은, 수 개의 브렌치를 갖는 콤브 형상이며, 각 전극의 브렌치들이 교번적으로 배치된 것을 특징으로 하는 광시야각 액정표시장치.
  4. 제 1 항에 있어서, 상기 상대전극과 화소전극은 절연막의 개재하에 배치된 것을 특징으로 하는 광시야각 액정표시장치.
  5. 제 4 항에 있어서, 상기 상대전극은 플레이트 형상이고, 상기 화소전극은 콤브 형상인 것을 특징으로 하는 광시야각 액정표시장치.
  6. 제 1 항에 있어서, 상기 상대전극과 화소전극은 불투명 금속막으로 이루어진 것을 특징으로 하는 광시야각 액정표시장치.
  7. 제 6 항에 있어서, 상기 상대전극과 화소전극의 간격은 전극 폭 보다 큰 것을 특징으로 하는 광시야각 액정표시장치.
  8. 제 1 항에 있어서, 상기 상대전극과 화소전극은 투명 금속막으로 이루어진 것을 특징으로 하는 광시야각 액정표시장치.
  9. 제 8 항에 있어서, 상기 상대전극과 화소전극의 간격은 전극 폭 보다 작은 것을 특징으로 하는 광시야각 액정표시장치.
  10. 상단 및 하단 게이트 버스 라인과 데이터 버스 라인에 의해 단위 화소가 한정되며, 상기 상단 게이트 버스 라인과 데이터 버스 라인의 교차부에는 제1박막 트랜지스터가 배치되고, 상기 하단 게이터 버스 라인과 데이터 버스 라인의 교차부에는 제2박막 트랜지스터가 배치되며, 상기 단위 화소 내에는 상기 제1박막 트랜지스터와 콘택되는 상대전극이 배치되고, 상기 단위 화소 내에는 상기 제2박막 트랜지스터와 콘택되면서 상기 상대전극과 이격되게 화소전극이 배치된 구조를 갖는 광시야각 액정표시장치의 구동방법에 있어서,
    상기 데이터 버스 라인에 인가된 데이터 전압신호를 일정 주기 동안은 제1박막 트랜지스터를 통해 상대전극에 인가하고, 다른 주기 동안은 제2박막 트랜지스터를 통해 화소전극에 인가하며, 단위 화소 내에서의 상기 상대전극과 화소전극 사이의 전압차에 의해 화소 구동을 이루는 것을 특징으로 하는 광시야각 액정표시장치의 구동방법.
  11. 제 10 항에 있어서, 상기 상대전극 및 화소전극에는 교류형 신호가 인가되며, 어느 하나의 전극에 소정 전압이 인가되는 주기 동안, 나머지 하나의 전극에는 "0"의 전압이 인가되는 것을 특징으로 하는 광시야각 액정표시장치의 구동방법.
  12. 제 10 항에 있어서, 상기 상대전극과 화소전극은 수 개의 브렌치를 갖는 콤브 형상이거나, 또는, 상기 상대전극은 플레이트 형상이고 상기 화소전극은 콤브형상인 것을 특징으로 하는 광시야각 액정표시장치의 구동방법.
  13. 제 12 항에 있어서, 상기 상대전극과 화소전극은 절연막의 개재하에 배치된 것을 특징으로 하는 광시야각 액정표시장치의 구동방법.
  14. 제 12 항에 있어서, 상기 상대전극과 화소전극은 불투명 금속막으로 이루어지며, 상기 상대전극과 화소전극의 간격은 전극 폭 보다 큰 것을 특징으로 하는 광시야각 액정표시장치의 구동방법.
  15. 제 12 항에 있어서, 상기 상대전극과 화소전극은 투명 금속막으로 이루어지며, 상기 상대전극과 화소전극의 간격은 전극 폭 보다 작은 것을 특징으로 하는 광시야각 액정표시장치의 구동방법.
KR10-2001-0029087A 2001-05-25 2001-05-25 광시야각 액정표시장치 및 그의 구동방법 KR100466389B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-2001-0029087A KR100466389B1 (ko) 2001-05-25 2001-05-25 광시야각 액정표시장치 및 그의 구동방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2001-0029087A KR100466389B1 (ko) 2001-05-25 2001-05-25 광시야각 액정표시장치 및 그의 구동방법

Publications (2)

Publication Number Publication Date
KR20020089977A KR20020089977A (ko) 2002-11-30
KR100466389B1 true KR100466389B1 (ko) 2005-01-13

Family

ID=27706533

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2001-0029087A KR100466389B1 (ko) 2001-05-25 2001-05-25 광시야각 액정표시장치 및 그의 구동방법

Country Status (1)

Country Link
KR (1) KR100466389B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103885261A (zh) * 2012-12-19 2014-06-25 北京京东方光电科技有限公司 像素结构、阵列基板、显示装置及像素结构的制造方法
CN110506308A (zh) * 2017-03-30 2019-11-26 夏普株式会社 显示装置

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102937765B (zh) 2012-10-22 2015-02-04 京东方科技集团股份有限公司 像素单元、阵列基板、液晶显示面板、装置及驱动方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000206553A (ja) * 1995-11-14 2000-07-28 Semiconductor Energy Lab Co Ltd 電気光学表示装置
JP2001033820A (ja) * 1999-07-22 2001-02-09 Seiko Epson Corp 電気光学装置とその製造方法および投射型表示装置
KR20010011850A (ko) * 1999-07-30 2001-02-15 김영환 고개구율 및 고투과율 액정 표시 장치
KR100283346B1 (ko) * 1994-10-24 2001-03-02 야마자끼 순페이 디스플레이 장치 및 구동 방법
KR20010036715A (ko) * 1999-10-11 2001-05-07 구본준, 론 위라하디락사 액정표시소자

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100283346B1 (ko) * 1994-10-24 2001-03-02 야마자끼 순페이 디스플레이 장치 및 구동 방법
JP2000206553A (ja) * 1995-11-14 2000-07-28 Semiconductor Energy Lab Co Ltd 電気光学表示装置
JP2001033820A (ja) * 1999-07-22 2001-02-09 Seiko Epson Corp 電気光学装置とその製造方法および投射型表示装置
KR20010011850A (ko) * 1999-07-30 2001-02-15 김영환 고개구율 및 고투과율 액정 표시 장치
KR20010036715A (ko) * 1999-10-11 2001-05-07 구본준, 론 위라하디락사 액정표시소자

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103885261A (zh) * 2012-12-19 2014-06-25 北京京东方光电科技有限公司 像素结构、阵列基板、显示装置及像素结构的制造方法
CN110506308A (zh) * 2017-03-30 2019-11-26 夏普株式会社 显示装置
CN110506308B (zh) * 2017-03-30 2021-07-23 夏普株式会社 显示装置

Also Published As

Publication number Publication date
KR20020089977A (ko) 2002-11-30

Similar Documents

Publication Publication Date Title
JP4571855B2 (ja) 液晶表示装置用基板及びそれを備えた液晶表示装置及びその駆動方法
EP2136247B1 (en) Liquid crystal display device
KR20050001249A (ko) 액정표시장치
KR20020042920A (ko) 화면 특성 개선을 위한 에프에프에스 모드의 박막 액정디스플레이
KR20060106168A (ko) 액정표시장치
JP5048970B2 (ja) 表示装置
JP5992097B2 (ja) 液晶表示装置
CN110121743B (zh) 显示装置
KR20090001226A (ko) 표시 장치 및 그의 구동 방법
KR101122002B1 (ko) 액정 표시 패널 및 그 구동 방법
JP5082960B2 (ja) 液晶表示装置
US20070165171A1 (en) Liquid crystal display device and driving method thereof
KR100430376B1 (ko) 액정디스플레이
US7212180B2 (en) Method of driving liquid crystal display device
KR100466389B1 (ko) 광시야각 액정표시장치 및 그의 구동방법
US20160035322A1 (en) Liquid crystal display device and driving method thereof
KR100975470B1 (ko) Ｆｆｓ 모드 액정표시장치
KR20010107715A (ko) 액정표시장치의 구동방법
JP4326242B2 (ja) 液晶表示装置
US20150293413A1 (en) Thin-film transistor array substrate and liquid crystal display device
US8384703B2 (en) Liquid crystal display device
JPH09152627A (ja) 液晶表示素子および液晶表示素子の駆動方法
KR100687329B1 (ko) 액정표시장치와 그 제조방법
KR20080047945A (ko) 액정표시장치
US10168594B2 (en) Liquid crystal display

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
N231 Notification of change of applicant
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121207

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20131217

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20141217

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20151228

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20161226

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20180102

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20181224

Year of fee payment: 15

FPAY Annual fee payment

Payment date: 20191226

Year of fee payment: 16