KR100464942B1 - 에피택셜 티타늄실리사이드막의 형성 방법 - Google Patents
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Abstract
본 발명은 후속 열공정시 상변태 및 응집이 발생되는 것을 방지하는데 적합한 티타늄실리사이드막의 형성 방법에 관한 것으로, 이를 위한 본 발명은 실리콘층 표면에 질소플라즈마를 처리하여 상기 실리콘층 표면내에 질소트랩층을 형성하는 제 1 단계; 상기 질소트랩층을 포함한 실리콘층상에 티타늄막을 증착하고, 상기 티타늄막 증착시 상기 질소트랩층과 증착되는 티타늄막이 반응하여 티타늄나이트라이드막을 형성하는 제 2 단계; 및 상기 제 2 단계의 결과물에 열처리를 실시하여 상기 실리콘층 표면에 에피택셜 티타늄실리사이드막을 형성하는 제 3 단계를 포함하며, 상기 티타늄나이트라이드막은 상기 티타늄막과 실리콘층의 실리사이드반응을 억제시킨다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 실리콘기판과 금속의 접합부위에 적용하는 티타늄실리사이드(TiSi2)의 형성 방법에 관한 것이다.
일반적으로, 반도체소자의 성능 향상을 위해 비트라인(Bitline)이나 캐패시터전극(Capacitor electrode)으로 금속(Metal)을 사용하는데, 이 때 실리콘기판과 금속의 접합부분(Contact)에 티타늄실리사이드(이하 TiSi2라 약칭함)를 형성한다. 상기와 같은 초기 공정에 적용되는 TiSi2는 다결정(Polycrystalline)구조를 가지며, BPSG(Boro-Phospho-Silicate-Glass) 플로우(Flow)나 캐패시터 공정과 같은 후속 고온 공정을 거치게 되는데 종래의 방법으로 형성된 TiSi2는 응집(Agglomeration)현상이 발생하여 소자의 특성을 나쁘게 한다.
도 1은 종래기술에 따른 TiSi2의 형성 방법을 도시한 도면으로서, 실리콘기판(11)상에 티타늄을 증착한후, 질소(N2)분위기에서 급속열처리(Rapid Thermal Process; RTP)를 실시하여 TiSi2(12)를 형성한다.
이 때, 상기 급속열처리는 1단계 또는 2단계로 진행하는데, 비트라인이나 캐패시터와의 접합부분은 후속 고온열공정을 받게 되므로 후속 열공정시 상변태에 의한 응집을 방지하기 위하여 2단계 열처리를 통해 안정상인 C54-TiSi2를 완전변태시킨다. 한편, 금속배선과의 접합부분은 후속 고온열공정이 없으므로 한 번의 열처리를 통해 C49-TiSi2를 형성한다.
그러나, 비트라인이나 캐패시터전극과의 접합부분에 적용되는 TiSi2를 C54-TiSi2로 완전변태시켜 안정상으로 형성하여도 후속 열공정, 예컨대, BPSG플로우, 캐패시터 열처리시에 C54-TiSi2의 새로운 핵생성과 입계성장(Grain growth)에 의해 TiSi2의 응집이 일어나고 실리콘기판(11)과 TiSi2(12)의 계면 거칠기(Roughness) 증가에 의해 저항이나 누설전류를 증가시킨다.
또한, C54-TiSi2의 핵생성과 성장은, 2단계 급속열처리후에 남아있는 잔류 C49-TiSi2의 변태 또는 미반응 티타늄이 실리콘기판과 반응하면서 나타나는 현상으로 입계(Grain boundary)에서 시작된다. 이 때, 상기 입계(Grain boundary)는 격자변형에너지에 의해 에너지가 높은 지역으로, 새로운 상의 핵생성이 쉽게 일어나는 지역이다. 따라서 다결정 TiSi2의 경우, 잔류 C49-TiSi2이나, 미반응 티타늄을 제거하지 않으면 필연적으로 C54-TiSi2의 핵생성 및 성장에 의한 응집이 발생한다.
그리고, 이미 형성된 C54-TiSi2는 열역학적 에너지를 낮추기 위하여 결정입계 면적이 감소하는 그루빙(Grooving)현상이 발생하며, 이 과정에서 C54-TiSi2의 두께가 더욱 불균일해져 거칠기가 증가한다.
본 발명은 상기 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 실리사이드막의 응집현상을 방지하여 소자의 콘택저항 및 누설전류를 감소시키는데 적합한 티타늄실리사이드막의 형성 방법에 관한 것이다.
도 1은 종래기술에 따른 티타늄실리사이드막의 형성 방법을 개략적으로 도시한 도면,
도 2a 내지 도 2c는 본 발명의 실시예에 따른 에피택셜 C49-TiSi2의 형성ㅊ 방법을 도시한 도면,
도 3a 및 도 3b는 질소플라즈마처리에 따른 TiSi2상의 구조변화를 도시한 그래프,
도 4a 및 도 4b는 질소플라즈마처리의 유무에 따른 TiSi2의 미세구조변화를 도시한 그래프,
도 5a는 질소플라즈마처리를 실시하지 않은 C54-TiSi2의 단면을 도시한 도면,
도 5b는 질소플라즈마를 처리하여 형성한 C49-TiSi2의 단면을 도시한 도면.
도 6은 후속 급속열처리온도에 다른 TiSi2의 구조변화를 도시한 그래프.
*도면의 주요 부분에 대한 부호의 설명
21 : 실리콘기판 22 : 질소트랩층
23 : 티타늄막 24 : 티탄늄나이트라이드막
25 : C49-TiSi2
상기의 목적을 달성하기 위한 본 발명은 실리콘층 표면에 질소플라즈마를 처리하여 상기 실리콘층 표면내에 질소트랩층을 형성하는 제 1 단계; 상기 질소트랩층을 포함한 실리콘층상에 티타늄막을 증착하고, 상기 티타늄막 증착시 상기 질소트랩층과 증착되는 티타늄막이 반응하여 티타늄나이트라이드막을 형성하는 제 2 단계; 및 상기 제 2 단계의 결과물에 열처리를 실시하여 상기 실리콘층 표면에 에피택셜 티타늄실리사이드막을 형성하는 제 3 단계를 포함하며, 상기 티타늄나이트라이드막은 상기 티타늄막과 실리콘층의 실리사이드반응을 억제시키는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 에피택셜 C49-TiSi2의 형성 방법을 도시한 도면이다.
도 2a에 도시된 바와 같이, 티타늄(Ti)을 증착하기 전에 실리콘기판(21)에 400℃∼450℃온도와 3torr∼5torr의 압력하에서 N2또는 NH3플라즈마를 400W의 파워로 30초동안 처리하여 상기 실리콘기판(21)의 표면에 질소트랩층(22)을 형성한다. 이 때, 상기 질소트랩층(22)은 질소이온들이 실리콘(Si)의 빈격자(Vacancy site)에 침입하여 트랩되므로써 형성되는데, 상기 실리콘은 다이아몬드 큐빅(Diamond cubic)구조로 0, 3/4, 1/4 지점에 빈격자가 존재한다. 상기 질소트랩층(22)은 후속 티타늄 증착시 티타늄원자와 결합하여 티타늄나이트라이드(TiN)를 형성한다.
도 2b에 도시된 바와 같이, 상기 질소트랩층(22)을 포함한 실리콘기판(21)상에 IMP(Ion Metal Plasma)법을 이용하여 티타늄(23)을 50Å∼300Å의 두께로 증착한다.
도 2c에 도시된 바와 같이, 상기 티타늄(23) 증착후, 실리사이드반응을 위한 2단계 급속열처리를 실시한다. 이 때, 상기 급속열처리의 1단계는 670℃∼850℃에서 20초∼30초동안 질소분위기로 실시하며, 2단계는 850℃∼900℃에서 20초∼30초동안 질소분위기에서 실시한다.
상기와 같이 질소트랩층(22)이 형성된 상태에서 급속열처리를 실시하면 증착되는 티타늄(23) 원자와 질소트랩층(22)이 반응하여 티타늄나이트라이드(TiN)(24)를 형성하게 되고, 상기 티타늄나이트라이드(TiN)(24)는 실리콘과 티타늄의 확산을 방지하여 실리사이드의 형성 속도를 늦추게 된다.
즉, 후속 급속열처리공정에서 순수한 티타늄보다 티타늄과 실리콘의 반응이 억제되기 때문에, 티타늄나이트라이드막(24)의 형성이 먼저 일어나게 된다. 이러한 티타늄나이트라이드막은 실리콘과 티타늄의 확산을 방해하여 실리사이드반응이 느리게 진행되도록 하고, 따라서 에너지가 가장 안정한 에피택셜 C49-TiSi2(25)를 형성한다.
이 때, 상기 C49-TiSi2(25)는 실리콘기판(21)과 (060)TiSi2//(200)Si, [001]TiSi2//[011]Si의 방위관계를 갖는 에피택셜층이며, 입계가 존재하지 않으므로 C54-TiSi2의 핵생성이 어렵고 입계면적 감소에 의한 그루빙현상이 발생하지 않는다.
상기와 같이 에피택셜 C49-TiSi2(25)는 실리콘기판(21)과 반정합 계면을 형성하고 미스피트(Misfit) 전위를 형성하므로서 실리콘기판(21)과 티타늄실리사이드간의 계면에서의 변형에너지를 최소화한다.
통상적으로 C49-TiSi2에서 C54-TiSi2로의 변태시 C54-TiSi2의 핵은 입계의 높은 에너지 지역에서 형성되는데, 에피택셜 C49-TiSi2(25)는 입계가 존재하지 않고 실리콘과의 계면만이 존재한다.
이렇듯 실리콘기판(21)과 에피택셜 C49-TiSi2(25)의 계면은 반정합을 형성하므로써 최소의 에너지만을 가지기 때문에, 일반적인 다결정 구조의 C49-TiSi2에 비해 C54-TiSi2의 핵생성이 일어나기가 어렵다. 따라서 후속 열공정시 에피택셜 C49-TiSi2(25)이 C54-TiSi2로의 상변태가 발생되지 않으며, C54-TiSi2의 핵생성 및 성장에 의한 티타늄실리사이드의 응집이 발생하지 않는다.
도 3은 질소플라즈마처리에 따른 TiSi2상의 구조변화를 나타낸 도면으로서, 질소플라즈마처리를 실시하지 않은 경우(A), (311)면의 C54-TiSi2상이 나타나며, 질소플라즈마처리를 30초동안 실시한 경우(B), (060)면의 C49-TiSi2상이 나타난다.
도 4a 및 도 4b는 질소플라즈마처리의 유무에 따른 TiSi2의 미세구조변화를 도시한 그래프로서, 질소플라즈마처리를 하지 않은 경우, (040)C54-TiSi2, (220) C54-TiSi2, (311)C54-TiSi2만이 나타나며, 질소플라즈마처리를 30초동안 실시한 경우에는 (020)C49-TiSi2, (040)C49-TiSi2, (111)TiN, (060)C49-TiSi2이 나타난다.
도 5a에 도시된 바와 같이, 질소플라즈마처리를 실시하지 않은 경우, 실리콘기판과 C54-TiSi2상의 계면에 입계가 존재함을 알수 있고, 도 5b에 도시된 바와 같이, 질소플라즈마처리(30초)를 실시한 경우, 실리콘기판과 C49-TiSi2의 계면에 입계가 존재하지 않고, C49-TiSi2의 (060)면과 실리콘기판의 (200)면이 평행함을 알 수있다. 여기서, 통상적으로 상기 실리콘기판의 (200)면은 (100)면과 평행하다.
도 6은 후속 급속열처리온도에 따른 TiSi2의 구조변화를 도시한 그래프로서, 1000℃의 열처리에서도 C49-TiSi2상이 존재함을 알 수 있는 반면, C54-TiSi2상은 존재하지 않는다.
상술한 것처럼, 티타늄 증착전에 질소플라즈마 처리를 실시하므로써 에피택셜 C49-TiSi2(25)이 후속 급속열처리공정시 1000℃까지 안정한 상태로 존재한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명의 티타늄실리사이드 형성 방법은 실리콘기판에 질소플라즈마처리를 실시하여 실리콘기판의 (100)면과 (060)면이 평행한 에피택셜 C49-TiSi2의 형성하므로써 상변태가 발생하지 않은 열적으로 안정한 실리사이드막을 형성할 수 있는 효과가 있으며, 또한 상기 에피택셜 C49-TiSi2는 후속 열처리공정시 1000℃가지 응집이 발생하지 않으므로 금속비트라인 및 실리콘기판, 금속캐패시터전극과 실리콘기판과의 콘택형성시 저항 및 누설전류를 감소시킬 수 있는 효과가 있다.
Claims (5)
- 실리사이드막 형성 방법에 있어서,실리콘층 표면에 질소플라즈마를 처리하여 상기 실리콘층 표면내에 질소트랩층을 형성하는 제 1 단계;상기 질소트랩층을 포함한 실리콘층상에 티타늄막을 증착하고, 상기 티타늄막 증착시 상기 질소트랩층과 증착되는 티타늄막이 반응하여 티타늄나이트라이드막을 형성하는 제 2 단계; 및상기 제 2 단계의 결과물에 열처리를 실시하여 상기 실리콘층 표면에 에피택셜 티타늄실리사이드막을 형성하는 제 3 단계를 포함하며,상기 티타늄나이트라이드막은 상기 티타늄막과 실리콘층의 실리사이드반응을 억제시키는 것을 특징으로 하는 티타늄실리사이드막의 형성 방법.
- 제 1 항에 있어서,상기 제 1 단계는,400℃∼450℃온도와 3torr∼5torr의 압력하에서 N2또는 NH3플라즈마를 이용하여 이루어지는 것을 특징으로 하는 티타늄실리사이드막의 형성 방법.
- 제 1 항에 있어서,상기 제 2 단계에서,상기 티타늄막은 IMP증착법을 이용하여 50Å∼300Å의 두께로 형성되는 것을 특징으로 하는 티타늄실리사이드막의 형성 방법.
- 제 1 항에 있어서,상기 제 3 단계에서,상기 열처리는 2단계로 진행되며, 1단계는 질소분위기의 670℃∼850℃에서 20초∼30초동안 실시되고 2단계는 질소분위기의 850℃∼900℃에서 20초∼30초동안 실시되는 것을 특징으로 하는 티타늄실리사이드막의 형성 방법.
- 제 1 항에 있어서,상기 에피택셜 티타늄실리사이드막은 C49상 티타늄실리사이드막이며, 상기 에피택셜 티타늄실리사이드막의 (060)면이 실리콘층의 (100)면에 평행하게 형성된 것을 특징으로 하는 티타늄실리사이드막의 형성 방법.
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| KR19980037164A (ko) * | 1996-11-20 | 1998-08-05 | 김광호 | 반도체장치의 제조방법 |
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2000
- 2000-06-30 KR KR10-2000-0037382A patent/KR100464942B1/ko not_active IP Right Cessation
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| Publication number | Publication date |
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