KR100461784B1 - Method for manufacturing semiconductor device with dual damascene structure - Google Patents
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Abstract
본 발명은 듀얼 다마신 구조를 갖는 반도체 소자의 제조 방법에 관한 것으로, 특히 반도체 기판의 구조물에 제 1층간 절연막을 증착하고 이를 패터닝하여 비아홀을 형성하고, 비아홀에 갭필막을 매립하고, 갭필막이 매립된 제 1층간 절연막 상부에 제 2층간 절연막을 증착하고 갭필막 표면이 드러나도록 제 2층간 절연막을 패터닝하여 배선 영역용 트렌치를 형성한 후에, 갭필막을 선택 식각하여 듀얼 다마신의 비아홀 및 트렌치를 형성한다. 따라서 본 발명은 듀얼 다마신 식각 공정시 식각 정지막을 사용하지 않고 식각율이 동일한 2층의 층간 절연막을 사용하기 때문에 식각 정지막과 층간 절연막의 식각율 차이로 인한 식각 불량을 방지할 수 있다.The present invention relates to a method for fabricating a semiconductor device having a dual damascene structure. In particular, a first interlayer insulating film is deposited on a structure of a semiconductor substrate and patterned to form a via hole, a gap fill film is embedded in the via hole, and a gap fill film is embedded. After depositing a second interlayer insulating film on the first interlayer insulating film and patterning the second interlayer insulating film so that the surface of the gap fill film is formed, the trench for trench area is formed, and then the gap fill film is selectively etched to form via holes and trenches of dual damascene. . Therefore, in the dual damascene etching process, since the etch stop layer is not used and two layer insulating layers having the same etch rate are used, the etching failure due to the difference in the etch rate between the etch stop layer and the interlayer insulating layer can be prevented.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 특히 듀얼 다마신(Dual Damascene) 구조를 갖는 반도체 소자의 제조 방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device having a dual damascene structure.
반도체소자의 축소와 관련하여 배선에서도 단면적의 감소로 인해 전류 밀도가 상승하게 되어 EM(Electromigration)에 의한 금속 배선의 신뢰성이 심각한 문제를 유발한다. 따라서 일반적인 금속 배선의 물질로 알루미늄(Al)보다 비저항이 낮으면서 동시에 신뢰성(Reliability)이 우수한 구리(Cu)를 금속 배선의 재료로 사용하기 위한 많은 연구 및 개발이 이루어졌다.In connection with the reduction of semiconductor devices, the current density increases due to the reduction in the cross-sectional area of the wiring, which causes a serious problem in the reliability of the metal wiring due to the electromagnetization (EM). Therefore, many researches and developments have been made to use copper (Cu), which has a lower resistivity than aluminum (Al) and excellent reliability (Cu), as a metal material.
하지만 구리는 휘발성이 강한 화합물의 형성이 어려워 미세 패턴을 형성하기 위한 건식 식각 공정에 어려움이 있다. 이러한 구리 배선의 패터닝 문제를 해결하기 위해 다마신(Damascene) 공정이 도입되어 있다. CMP(Chemical Mechanical Polishing)를 이용한 다마신 공정은 먼저 층간 절연막을 증착하고 포토리소그래피 공정을 통해 층간 절연막을 패터닝하여 배선 영역인 트렌치를 형성하고 트렌치에 구리를 갭필하고 이를 CMP로 평탄화하여 구리 배선을 형성하는 것이다.However, since copper is difficult to form a highly volatile compound, there is a difficulty in a dry etching process for forming a fine pattern. In order to solve the problem of patterning of copper wiring, a damascene process is introduced. The damascene process using chemical mechanical polishing (CMP) first deposits an interlayer insulating film and patterns the interlayer insulating film through a photolithography process to form a trench, a wiring region, gap fill copper in the trench, and planarize it with CMP to form a copper wiring. It is.
현재 다층 금속 배선에서 주로 사용되는 듀얼 다마신 공정은 한번의 CMP 공정으로 비아(Via)와 금속 배선(Metal Line)을 동시에 이룰 수 있는 장점이 있다.The dual damascene process, which is mainly used in multilayer metal interconnection, has the advantage of simultaneously forming vias and metal lines in a single CMP process.
도 1a 내지 도 1g는 종래 기술에 의한 듀얼 다마신 구조를 갖는 반도체 소자의 제조 방법을 설명하기 위한 공정 순서도이다. 이하 이들 도면을 참조하여 종래 기술에 의한 듀얼 다마신 제조 방법을 설명하고자 한다.1A to 1G are flowcharts illustrating a method of manufacturing a semiconductor device having a dual damascene structure according to the prior art. Hereinafter, a dual damascene production method according to the prior art will be described with reference to these drawings.
도 1a에 도시된 바와 같이, 반도체 기판의 하부 구조물(10)에 제 1층간 절연막(12)을 증착하고, 그 위에 식각 정지막(14)을 형성하고 그 위에 제 2층간 절연막(16)을 적층한다.As shown in FIG. 1A, a first interlayer insulating film 12 is deposited on a lower structure 10 of a semiconductor substrate, an etch stop film 14 is formed thereon, and a second interlayer insulating film 16 is stacked thereon. do.
도 1b에 도시된 바와 같이, 사진 공정을 진행하여 비아(Via) 영역을 정의하는 포토레지스트 패턴(18)을 형성한다.As shown in FIG. 1B, a photolithography process is performed to form a photoresist pattern 18 defining a via region.
도 1c에 도시된 바와 같이, 포토레지스트 패턴(18)에 의해 드러나는 제 2층간 절연막(16)을 건식 식각한다. 이때 식각된 제 2층간 절연막은 16a로 표시한다.그리고 이때 식각 정지막(14)은 제 2층간 절연막(16)의 식각 정지 역할을 한다. 이후 상기 포토레지스트 패턴(18)을 제거한다.As shown in FIG. 1C, the second interlayer insulating layer 16 exposed by the photoresist pattern 18 is dry etched. In this case, the etched second interlayer insulating layer is denoted by 16a. In this case, the etch stop layer 14 serves as an etch stop of the second interlayer insulating layer 16. Thereafter, the photoresist pattern 18 is removed.
그 다음 도 1d에 도시된 바와 같이, 사진 공정을 진행하여 배선 영역을 정의하는 포토레지스트 패턴(22)을 형성한다.Then, as shown in FIG. 1D, a photolithography process is performed to form the photoresist pattern 22 defining the wiring region.
이어서 도 1e에 도시된 바와 같이, 포토레지스트 패턴(22)에 의해 드러나는 제 2층간 절연막(16)을 식각하여 배선 영역용 트렌치(24)를 형성함과 동시에 식각 정지막(14) 및 제 1층간 절연막(12)을 건식식각하여 비아홀(20)을 형성한다. 이때 식각된 식각 정지막과 제 1층간 절연막은 각각 14a와 12a로 표시한다. 그런 다음 도 1f에 도시된 바와 같이, 포토레지스트 패턴(22)을 제거한다. 이후 도면에 미도시되어 있지만, 듀얼 다마신의 구리 제조 공정을 실시하여 비아홀(20)과 트렌치(24)에 구리를 매립하고 이를 평탄화하여 구리 배선을 형성한다.Subsequently, as shown in FIG. 1E, the second interlayer insulating layer 16 exposed by the photoresist pattern 22 is etched to form the trench region 24 for the wiring region, and at the same time, the etch stop layer 14 and the first layer are interposed. The insulating layer 12 is dry etched to form the via holes 20. In this case, the etched stop layer and the first interlayer insulating layer are denoted by 14a and 12a, respectively. Then, as shown in FIG. 1F, the photoresist pattern 22 is removed. Although not shown in the drawings, the copper manufacturing process is performed by embedding copper in the via hole 20 and the trench 24 by performing a copper manufacturing process of dual damascene.
그런데, 종래 기술의 듀얼 다마신 제조 방법에 있어서, 트렌치(24)와 비아홀(20)을 동시에 식각하기 위한 제조 공정시 제 1 및 제 2층간 절연막(12, 16)과 식각 정지막(14)의 식각 선택비가 다르기 때문에 다음과 같은 문제가 발생하게 된다. 상대적으로 제 2층간 절연막(16)보다 식각 정지막(14)의 식각율이 낮기 때문에 식각되는 부분이 이들 막의 계면을 따라 도 1g의 a 및 b와 같이 안쪽으로 들어가게 된다. 이렇게 불량으로 식각되면 이후 구리 제조 공정시 보이드 혹은 구리막 두께가 부분적으로 얇아져 결국 구리 배선의 저항이 높아지게 된다.However, in the dual damascene manufacturing method of the related art, the first and second interlayer insulating films 12 and 16 and the etch stop film 14 may be used during the manufacturing process for simultaneously etching the trench 24 and the via hole 20. Since the etching selectivity is different, the following problems occur. Since the etch rate of the etch stop film 14 is lower than that of the second interlayer insulating film 16, the etched portion enters inwards along the interface of these films as shown in a and b of FIG. If the defect is etched in this way, the thickness of the void or copper layer is partially thinned in the subsequent copper manufacturing process, resulting in higher resistance of the copper wiring.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 트렌치 및 비아홀을 동시에 식각하지 않고 먼저 제 1층간 절연막에 비아홀을 형성하고 그 비아홀에 갭필막을 매립한 후에 제 2층간 절연막에 트렌치를 형성하고나서 갭필막을 제거하여 식각 정지막을 사용하지 않고서도 듀얼 다마신 트렌치 및 비아홀을 제조할 수 있는 듀얼 다마신 구조를 갖는 반도체 소자의 제조 방법을 제공하는데 있다.SUMMARY OF THE INVENTION An object of the present invention is to form a via hole in a first interlayer insulating film and then fill a gap fill film in the via hole, and then form a trench in the second interlayer insulating film without etching the trench and the via hole at the same time in order to solve the problems of the prior art. Then, to provide a method of manufacturing a semiconductor device having a dual damascene structure capable of removing the gapfill film to produce a dual damascene trench and via holes without using an etch stop film.
상기 목적을 달성하기 위하여 본 발명은 반도체 소자의 듀얼 다마신용 비아홀 제조 방법에 있어서, 반도체 기판의 구조물에 상기 구조물과 이후 형성될 부분을 층간 절연하기 위한 제 1층간 절연막을 증착하고 이를 패터닝하여 비아홀을 형성하는 단계와, 비아홀에 갭필막을 매립하는 단계와, 갭필막이 매립된 제 1층간 절연막 상부에 제 2층간 절연막을 증착하고 갭필막 표면이 드러나도록 제 2층간 절연막을 패터닝하여 배선 영역용 트렌치를 형성하는 단계와, 갭필막을 제거하여 비아홀이 드러나도록 하는 단계를 포함한다.In order to achieve the above object, the present invention provides a method for manufacturing a dual damascene via hole of a semiconductor device, by depositing and patterning a first interlayer insulating film for interlayer insulation of the structure and a part to be formed later on a structure of a semiconductor substrate. Forming a trench, forming a gap fill film in the via hole, depositing a second interlayer insulating film over the first interlayer insulating film having the gap fill film, and patterning the second interlayer insulating film so that the gap fill film surface is exposed to form a trench for wiring area And removing the gapfill film to expose the via holes.
도 1a 내지 도 1g는 종래 기술에 의한 듀얼 다마신 구조를 갖는 반도체 소자의 제조 방법을 설명하기 위한 공정 순서도,1A to 1G are process flowcharts illustrating a method of manufacturing a semiconductor device having a dual damascene structure according to the prior art;
도 2a 내지 도 2g는 본 발명에 따른 듀얼 다마신 구조를 갖는 반도체 소자의 제조 방법을 설명하기 위한 공정 순서도.2A to 2G are process flowcharts illustrating a method of manufacturing a semiconductor device having a dual damascene structure according to the present invention.
＜도면의 주요부분에 대한 부호의 설명＞<Description of the code | symbol about the principal part of drawing>
100 : 반도체 기판의 하부 구조물 102 : 제 1층간 절연막100: lower structure of semiconductor substrate 102: first interlayer insulating film
104, 112 : 포토레지스트 패턴 106 : 비아홀104, 112 photoresist pattern 106: via hole
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings.
도 2a 내지 도 2g는 본 발명에 따른 듀얼 다마신 구조를 갖는 반도체 소자의 제조 방법을 설명하기 위한 공정 순서도이다.2A to 2G are flowcharts illustrating a method of manufacturing a semiconductor device having a dual damascene structure according to the present invention.
이하 이들 도면을 참조하여 종래 기술에 의한 듀얼 다마신 제조 방법을 설명하고자 한다.Hereinafter, a dual damascene production method according to the prior art will be described with reference to these drawings.
도 2a에 도시된 바와 같이, 반도체 기판의 하부 구조물(100)에 제 1층간 절연막(102)을 증착한다. 그리고 도 2b에 도시된 바와 같이, 사진 공정을 진행하여비아(Via) 영역을 정의하는 포토레지스트 패턴(104)을 형성한다.As shown in FIG. 2A, the first interlayer insulating layer 102 is deposited on the lower structure 100 of the semiconductor substrate. As shown in FIG. 2B, the photolithography process is performed to form a photoresist pattern 104 defining a via region.
그 다음 도 2c에 도시된 바와 같이, 포토레지스트 패턴(104)에 의해 드러나는 제 1층간 절연막(102)을 건식 식각하여 비아홀(106)을 형성한다. 이때 식각된 제 1층간 절연막은 102a로 표시한다. 그리고나서 포토레지스트 패턴(104)을 제거한다.Next, as illustrated in FIG. 2C, the first interlayer insulating layer 102 exposed by the photoresist pattern 104 is dry-etched to form the via holes 106. In this case, the etched first interlayer insulating layer is denoted by 102a. The photoresist pattern 104 is then removed.
이어서 도 2d에 도시된 바와 같이, 비아홀(106)에 갭필막(108)을 매립하고 이를 CMP(Chemical Mechanical Polishing) 공정으로 평탄화한다. 여기서, 갭필막(108)은 제 1층간 절연막(102)과 이후 형성될 제 2층간 절연막(110)에 대해 식각 선택성이 있는 물질로 한다. 예를 들어, 제 1 및 제 2층간 절연막(102, 110)이 BPSG(Boro Phospho Silicate Glass), PSG(Phospho Silicate Glass), BSG(Boro Silicate Glass)일 경우 갭필막(108)은 SOG(Spin On Galss)로 할 수 있다.Subsequently, as shown in FIG. 2D, the gapfill film 108 is embedded in the via hole 106 and planarized by a chemical mechanical polishing (CMP) process. The gap fill layer 108 may be formed of an etch selectivity with respect to the first interlayer insulating layer 102 and the second interlayer insulating layer 110 to be formed later. For example, when the first and second interlayer insulating films 102 and 110 are BPSG (Boro Phospho Silicate Glass), PSG (Phospho Silicate Glass), or BSG (Boro Silicate Glass), the gap fill layer 108 may be spin on SOG. Galss).
그리고 도 2e에 도시된 바와 같이, 갭필막(108)이 매립된 제 1층간 절연막(102a) 상부에 제 2층간 절연막(110)을 전면 증착한다. 제 2층간 절연막(110) 상부에 사진 공정을 진행하여 배선 영역을 정의하는 포토레지스트 패턴(112)을 형성한다.As shown in FIG. 2E, the second interlayer insulating film 110 is deposited on the entire surface of the first interlayer insulating film 102a in which the gap fill film 108 is embedded. A photoresist is performed on the second interlayer insulating layer 110 to form a photoresist pattern 112 that defines a wiring region.
계속해서 도 2f에 도시된 바와 같이, 포토레지스트 패턴(112)에 의해 드러나는 제 2층간 절연막(110)을 식각하되, 상기 갭필막(108) 표면이 드러나게 식각한다. 이러한 식각 공정에 의해 배선 영역용 트렌치(114)가 형성된다. 이때 식각된 제 2층간 절연막은 110a로 표시한다.Subsequently, as shown in FIG. 2F, the second interlayer insulating layer 110 exposed by the photoresist pattern 112 is etched, but the surface of the gap fill layer 108 is etched. By the etching process, the trench 114 for the wiring region is formed. In this case, the etched second interlayer insulating layer is denoted by 110a.
그리고나서 도 2g에 도시된 바와 같이, 포토레지스트 패턴(112)을 제거한 후에 습식 식각(wet etch) 공정으로 갭필막(108)을 선택 식각하여 비아홀(106)이 드러나도록 한다. 이때, 갭필막(108)은 식각 공정을 진행할 때 세정(cleaning) 공정도 함께 진행하여 트렌치 및 비아홀의 형성으로 인해 기판에 남아 있는 식각 잔여물을 제거할 수 있다.Then, as shown in FIG. 2G, after removing the photoresist pattern 112, the gap fill layer 108 is selectively etched by a wet etch process so that the via hole 106 is exposed. In this case, when the etching process is performed, the gap fill layer 108 may also proceed with a cleaning process to remove etch residues remaining on the substrate due to the formation of trenches and via holes.
이와 같이 본 발명은 식각 정지막을 사용하지 않고 식각율 차이가 동일한 제 1 및 제 2층간 절연막을 사용하여 듀얼 다마신의 비아홀 및 트렌치를 형성할 수 있다. 따라서 본 발명은 종래와 같이 식각 정지막과 층간 절연막의 식각율 차이로 인해 식각 계면에서 발생되는 식각 불량을 미연에 방지할 수 있다.As described above, the present invention may form via holes and trenches of dual damascene using first and second interlayer insulating layers having the same etch rate difference without using an etch stop layer. Therefore, the present invention can prevent the etching defects occurring at the etching interface due to the difference in the etching rate between the etching stop layer and the interlayer insulating layer as in the prior art.
이후 도면에 미도시되어 있지만, 듀얼 다마신의 구리 제조 공정을 실시하여 비아홀(106)과 트렌치(14)에 구리를 매립하고 이를 평탄화하여 구리 배선을 형성한다.Although not shown in the drawings, the copper fabrication process of dual damascene is performed to bury copper in the via holes 106 and the trenches 14 and to planarize the copper wirings.
이상 설명한 바와 같이, 본 발명은 트렌치 및 비아홀을 동시에 식각하지 않고 먼저 제 1층간 절연막에 비아홀을 형성하고 그 비아홀에 갭필막을 매립한 후에 제 2층간 절연막에 트렌치를 형성하고나서 갭필막을 제거하여 식각 정지막을 사용하지 않고서도 식각 불량이 발생되지 않는 듀얼 다마신 트렌치 및 비아홀을 제조할 수 있다.As described above, the present invention does not etch the trench and the via hole at the same time, but first forms a via hole in the first interlayer insulating film, fills the gap fill film in the via hole, forms a trench in the second interlayer insulating film, and then removes the gap fill film to stop the etching. It is possible to manufacture dual damascene trenches and via holes that do not cause etching defects without using a membrane.
본 발명은 식각 정지막을 사용하지 않고 식각율이 동일한 2층의 층간 절연막을 사용하기 때문에 종래와 같이 식각 정지막과 층간 절연막의 식각율 차이로 인한 식각 불량을 방지할 수 있다. 게다가 듀얼 다마신의 트렌치 및 비아홀 식각 후 기판의 오염을 제거하기 위한 세정 공정을 진행하게 되는데, 본 발명은 갭필막을 제거할 때 세정 공정을 동시에 진행할 수 있어 별도의 세정 공정을 생략할 수 있다.Since the present invention uses two interlayer insulating films having the same etch rate without using an etch stop film, it is possible to prevent an etching defect due to a difference in etching rates between the etch stop film and the interlayer insulating film as in the prior art. In addition, after the dual damascene trench and via hole etching, the cleaning process is performed to remove the contamination of the substrate. In the present invention, when the gapfill film is removed, the cleaning process can be performed at the same time so that a separate cleaning process can be omitted.
한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.On the other hand, the present invention is not limited to the above-described embodiment, various modifications are possible by those skilled in the art within the spirit and scope of the present invention described in the claims to be described later.
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