KR100593126B1 - Method of forming a metal wiring in a semiconductor device - Google Patents
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Abstract
본 발명은 반도체 소자의 금속배선 형성방법에 관한 것으로, 다층 구조의 금속배선에서 하부 금속배선과 상부 금속배선을 상호 연결시키는 수직 연결선(stud)을 형성함에 있어서, 금속층을 수평 배선 높이와 수직 연결선 높이를 합한 두께로 형성하고, 수직 연결선을 형성하는 마스크를 이용하여 수직 연결선의 높이에 해당하는 만큼 금속층을 식각하고, 수평 배선을 형성하는 마스크를 이용하여 남아있는 금속층을 식각하여 수직 연결선을 갖는 하부 금속배선을 형성하고, 이러한 하부 금속배선상에 층간 절연막을 형성한 후, 수직 연결선의 상단부가 노출되도록 층간 절연막을 식각하고, 이러한 과정을 반복하여 다층의 금속 배선을 형성하되, 최상부의 금속배선은 수직 연결선이 없는 상태로 형성하여 다층 구조의 금속배선을 형성하는 방법이 개시된다. 본 발명의 따른 금속배선 형성방법은 수직 연결선을 형성하기 위해 비아 홀을 형성할 필요가 없을 뿐만 아니라 베리어 메탈 또는 글루층을 도입할 필요가 없기 때문에 반도체 소자의 금속배선 형성을 위한 공정 마진을 증대시키고 제조단가를 감소시킬 수 있다.The present invention relates to a method for forming a metal wiring of a semiconductor device, and in forming a vertical stud for interconnecting a lower metal wiring and an upper metal wiring in a multi-layer metal wiring, the metal layer is formed of a horizontal wiring height and a vertical connection height. The lower metal having the vertical connection line by etching the metal layer as much as the height of the vertical connection line using the mask forming the vertical connection line, and etching the remaining metal layer using the mask forming the horizontal wiring. After the wiring is formed and the interlayer insulating film is formed on the lower metal wiring, the interlayer insulating film is etched to expose the upper end of the vertical connecting line, and the above process is repeated to form a multi-layered metal wiring, wherein the uppermost metal wiring is vertical Disclosed is a method for forming a metal wiring having a multi-layer structure by forming a state without a connection line . The metallization method according to the present invention increases the process margin for forming the metallization of the semiconductor device since it is not necessary to form the via hole to form the vertical connection line and also does not need to introduce the barrier metal or the glue layer. The manufacturing cost can be reduced.
다층 구종의 금속배선, 수직 연결선Multi-layered metal wiring, vertical connecting line
Description
도 1A 내지 도 1E는 본 발명의 제 1 실시예에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위한 소자의 단면도.1A to 1E are cross-sectional views of a device for explaining a method of forming metal wirings in a semiconductor device according to a first embodiment of the present invention.
도 2A 내지 도 2E는 본 발명의 제 2 실시예에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위한 소자의 단면도.2A to 2E are cross-sectional views of a device for explaining a method for forming metal wirings of a semiconductor device according to a second embodiment of the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
11: 반도체 기판 12: 제 1 층간 절연막11: semiconductor substrate 12: first interlayer insulating film
13: 콘택 플러그 14: 금속층13: contact plug 14: metal layer
14a: 연결선 140: 하부 금속배선14a: connecting line 140: lower metal wiring
15: 제 1 포토레지스트 패턴 16: 제 2 포토레지스트 패턴15: first photoresist pattern 16: second photoresist pattern
17: 제 2 층간 절연막 18: 상부 금속배선17: second interlayer insulating film 18: upper metal wiring
19: 제 3 층간 절연막 21: 반도체 기판19: third interlayer insulating film 21: semiconductor substrate
22: 제 1 층간 절연막 23: 콘택 플러그22: first interlayer insulating film 23: contact plug
24: 제 1 금속층 240: 하부 금속배선24: first metal layer 240: lower metal wiring
25: 식각 방지막 26: 제 2 금속층25: etching prevention film 26: second metal layer
26a: 연결선 27: 제 1 포토레지스트 패턴26a: connecting line 27: first photoresist pattern
28: 제 2 포토레지스트 패턴 29:제 2 층간 절연막28: second photoresist pattern 29: second interlayer insulating film
30: 상부 금속배선 31: 제 3 층간 절연막30: upper metal wiring 31: third interlayer insulating film
본 발명은 반도체 소자의 금속배선 형성방법에 관한 것으로, 특히 다층 구조의 금속배선에서 하부 금속배선의 패터닝과 상부 금속배선으로 연결되는 수직 연결선(stud)의 형성을 동시에 실시하므로, 반도체 소자의 금속배선 형성을 위한 공정 마진을 증대시키고 공정을 단순화시킬 수 있는 반도체 소자의 금속배선 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a metal wiring of a semiconductor device. In particular, since the patterning of the lower metal wiring and the formation of vertical studs connected to the upper metal wiring are simultaneously performed in the metal wiring of the multilayer structure, the metal wiring of the semiconductor device The present invention relates to a method for forming a metal wiring of a semiconductor device that can increase the process margin for formation and simplify the process.
일반적으로, 반도체 소자가 고집적화되어 감에 따라 금속배선은 다층 구조화 되어가고 있다. 이러한 반도체 소자에서 서로 다른 층에 존재하는 금속배선을 연결시키기 위하여 수직 연결선을 형성할 경우에 절연층에 비아 홀(via hole)을 뚫고, 이 비아 홀을 금속으로 매립하는 방법이 적용되고 있다.In general, as semiconductor devices become highly integrated, metal wirings are becoming multilayered. In such a semiconductor device, when a vertical connection line is formed to connect metal lines existing in different layers, a via hole is formed in an insulating layer, and a method of embedding the via hole with metal is applied.
이러한 방법은 다음과 같은 문제점을 야기시킬 수 있다.This method can cause the following problems.
첫째, 절연층을 식각하여 비아 홀을 형성하기 때문에 절연층이 조금이라도 남게되면 전기적으로 연결이 되지 않는다. 이를 방지하기 위하여 과도한 절연층의 식각을 실시하게되므로써 하부 금속층의 손상 및 소모(loss)가 발생한다.First, since the via layer is etched to form the via hole, if the insulation layer remains at least a little, it is not electrically connected. To prevent this, excessive etching of the insulating layer is performed, resulting in damage and loss of the lower metal layer.
둘째, 고단차의 비아 홀에 금속을 채우는 어려움이 존재한다. 이를 위하여 새로운 금속층의 매립기술이 개발되어왔다. 이러한 기술들은 공정 단가가 비쌀 뿐만 아니라 베리어 메탈(barrier metal) 또는 글루 층(gule layer) 형성을 요구하게된다. 때로는 비아 홀의 매립이 불완전하여 소자의 오동작을 가져오는 등 소자의 신뢰성(reliability) 문제를 야기시킨다.Second, there is a difficulty in filling the via holes of the high stepped metal. To this end, new landfill technology has been developed. These techniques are expensive to process and require the formation of barrier metal or glue layer. Sometimes the filling of via holes is incomplete, resulting in device reliability problems such as malfunction of the device.
셋째, 반도체 소자의 크기가 감소함에 따라 비아 홀을 형성하기 위한 리소그라피(lithography) 공정시 하부 금속배선과 상부 금속배선과의 정렬(align)에 문제가 필연적으로 발생한다. 따라서, 비아 홀과 배선간의 접촉 면적이 감소하며 접촉 저항을 증가시켜 소자의 동작 속도를 감소시킬 수 있다. 또한 이 경우에 있어서, 비아 홀에 금속의 매립도 어려워진다.Third, as the size of the semiconductor device decreases, a problem inevitably arises in alignment between the lower metal wiring and the upper metal wiring during a lithography process for forming a via hole. Therefore, the contact area between the via hole and the wiring is reduced and the contact resistance can be increased to reduce the operating speed of the device. In this case, the embedding of metal in the via hole also becomes difficult.
이와 같은 문제들은 구리 배선을 형성하기 위하여 사용하는 듀얼 다마신(dual damascene)의 경우 더욱 심각하여 이를 극복하기 위한 기술 개발이 이루어지고 있는 실정이다.Such problems are more serious in the case of a dual damascene used to form copper wiring, and technology development to overcome the situation is being made.
따라서, 본 발명은 다층 구조의 금속배선에서 하부 금속배선의 패터닝과 상부 금속배선으로 연결되는 수직 연결선의 형성을 동시에 실시하므로, 반도체 소자의 금속배선 형성을 위한 공정 마진을 증대시키고 공정을 단순화시킬 수 있는 반도 체 소자의 금속배선 형성방법을 제공함에 그 목적이 있다.
Accordingly, the present invention simultaneously performs the patterning of the lower metal interconnection and the formation of a vertical connection line connected to the upper metal interconnection in the multi-layered metal interconnection, thereby increasing the process margin for the formation of the metal interconnection of the semiconductor device and simplifying the process. It is an object of the present invention to provide a method for forming metal wiring of a semiconductor device.
이러한 목적을 달성하기 위한 본 발명의 제 1 실시예에 따른 반도체 소자의 금속배선 형성방법은 콘택 플러그를 포함한 제 1 층간 절연막이 형성된 반도체 기판이 제공되고, 상기 콘택 플러그를 포함한 상기 제 1 층간 절연막 상에 구리층을 형성하는 단계와, 수직 연결선용 마스크를 사용한 식각 공정으로 상기 구리층의 일부 두께를 식각하여 수직 연결선을 형성하는 단계와, 수평 배선용 마스크를 사용한 식각 공정으로 상기 구리층의 나머지 두께를 식각하여 상기 수직 연결선을 갖는 하부 구리배선을 형성하는 단계와, 상기 하부 구리배선을 포함한 전체 구조상에 제 1 확산장벽 절연층을 형성하는 단계와, 상기 수직 연결선의 상단부가 노출되도록 상기 하부 구리배선을 포함한 전체 구조상에 제 2 층간 절연막을 형성하는 단계와, 상기 수직 연결선에 접촉되는 상부 구리배선을 형성하는 단계와, 상기 상부 구리배선을 포함한 전체 구조상에 제 2 확산장벽 절연층과 제 3 층간 절연막을 순차 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.In accordance with an aspect of the present invention, there is provided a method for forming a metal wiring of a semiconductor device, the semiconductor substrate having a first interlayer insulating film including a contact plug provided on the first interlayer insulating film including the contact plug. Forming a vertical layer by etching a portion of the copper layer by an etching process using a mask for a vertical interconnection line, and forming a vertical interconnection line by an etching process using a mask for a horizontal interconnection line; Etching to form a lower copper interconnection having the vertical interconnection line, forming a first diffusion barrier insulating layer on the entire structure including the lower interconnection interconnection, and forming the lower copper interconnection so that the upper end of the vertical interconnection line is exposed. Forming a second interlayer insulating film on the entire structure including the structure; And forming a second diffusion barrier insulating layer and a third interlayer insulating layer on the entire structure including the upper copper wiring to be in contact with each other.
또한, 본 발명의 제 2 실시예에 따른 반도체 소자의 금속배선 형성방법은 콘택 플러그를 포함한 제 1 층간 절연막이 형성된 반도체 기판이 제공되고, 상기 콘택 플러그를 포함한 상기 제 1 층간 절연막 상에 제 1 구리층을 형성하는 단계와, 상기 제 1 구리층 상에 식각 방지막을 형성하는 단계와, 상기 식각 방지막 상에 금속층을 형성하는 단계와, 수직 연결선용 마스크를 사용한 식각 공정으로 상기 금속층을 식각하여 수직 연결선을 형성하는 단계와, 수평 배선용 마스크를 사용한 식각 공정으로 상기 식각 방지막 및 상기 제 1 구리층을 식각하여 상기 수직 연결선을 갖는 하부 구리배선을 형성하는 단계와, 상기 수직 연결선을 갖는 하부 구리배선을 포함한 전면에 제 1 확산장벽 절연층을 형성하는 단계와, 상기 수직 연결선의 상단부가 노출되도록 상기 하부 구리배선을 포함한 전체 구조상에 제 2 층간 절연막을 형성하는 단계와, 상기 제 2 층간 절연막 상에 제 2 구리층 증착 및 패터닝으로 상기 수직 연결선에 접촉되는 상부 구리배선을 형성하는 단계와, 상기 상부 구리배선을 포함한 전체 구조상에 제 2 확산장벽 절연층과 제 3 층간 절연막을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.In addition, the method for forming a metal wiring of the semiconductor device according to the second embodiment of the present invention is provided with a semiconductor substrate having a first interlayer insulating film including a contact plug, a first copper on the first interlayer insulating film including the contact plug Forming a layer, forming an etch stop layer on the first copper layer, forming a metal layer on the etch stop layer, and etching the metal layer by an etching process using a mask for a vertical connect line to connect the vertical connect line. Forming a lower copper interconnection having the vertical connection line by etching the etch stop layer and the first copper layer by an etching process using a mask for horizontal wiring; and forming a lower copper interconnection having the vertical interconnection line. Forming a first diffusion barrier insulating layer on a front surface of the first diffusion barrier insulating layer; Forming a second interlayer insulating film on the entire structure including a lower copper wiring, forming an upper copper wiring on the second interlayer insulating film and contacting the vertical connection line by deposition and patterning a second copper layer; And forming a second diffusion barrier insulating layer and a third interlayer insulating layer on the entire structure including the copper wiring.
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
도 1A 내지 도 1E는 본 발명의 제 1 실시예에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위한 소자의 단면도이다.1A to 1E are cross-sectional views of devices for describing a method for forming metal wirings of a semiconductor device according to a first embodiment of the present invention.
도 1A를 참조하면, 접합층등 반도체 소자를 구성하기 위한 여러 요소가 형성된 반도체 기판(11) 상에 제 1 층간 절연막(12)을 형성한다. 접합층과 금속배선을 연결하기 위한 콘택 플러그(13)를 제 1 층간 절연막(12)에 형성한다. 콘택 플러그(13)를 포함한 제 1 층간 절연막(12) 상에 금속층(14)을 형성하되, 금속층(14)은 수평 배선에 사용될 두께와 상부의 배선과 연결되는 수직 연결선의 높이를 합한 두께로 형성한다.Referring to FIG. 1A, a first interlayer
상기에서, 금속층(14)은 알루미늄, 텅스텐, 구리와 같은 전도성이 우수한 물질중 어느 하나로 형성하며, 금속층(14) 형성 전에 콘택 플러그(13)를 포함한 제 1 층간 절연막(12) 상에 확산장벽 금속층이나 금속 접착층을 형성할 수 있다.In the above, the
금속층(14)으로 알루미늄 또는 텅스텐을 사용할 경우, 확산장벽 금속층 또는 금속 접착층은 티타늄, 티타늄나이트라이드, 티타늄막/티타늄나이트라이드 등의 물질중 어느 하나를 사용하여 형성한다.When aluminum or tungsten is used as the
금속층(14)으로 구리를 사용할 경우, 확산장벽 금속층 또는 금속 접착층은 티타늄, 티타늄나이트라이드, 탄탈륨, 탄탈륨나이트라이드, 티타늄막/티타늄나이트라이드, 탄탈륨/탄탈륨나이트라이드 등의 물질중 어느 하나를 사용하여 형성한다.When copper is used as the
도 1B를 참조하면, 수직 연결선용 마스크를 사용하여 금속층(14) 상에 제 1 포토레지스트 패턴(15)을 형성하고, 제 1 포토레지스트 패턴(15)을 식각 마스크로 한 식각 공정으로 금속층(14)을 수직 연결선의 높이에 해당하는 만큼 식각하여 수직 연결선(14a)을 형성한다.Referring to FIG. 1B, the first
도 1C를 참조하면, 제 1 포토레지스트 패턴(15)을 제거한 후, 수평 배선용 마스크를 사용하여 수직 연결선(14a)이 형성된 금속층(14) 상에 제 2 포토레지스트 패턴(16)을 형성하고, 제 2 포토레지스트 패턴(16)을 식각 마스크로 한 식각 공정으로 남아있는 금속층(14)을 식각하여 수직 연결선(14a)을 갖는 하부 금속배선(140)을 형성한다.Referring to FIG. 1C, after removing the
도 1D를 참조하면, 제 2 포토레지스트 패턴(16)을 제거한 후, 수직 연결선(14a)을 갖는 하부 금속배선(140)을 포함한 전체 구조상에 제 2 층간 절연막(17)을 형성한 후, 화학적 기계적 연마(CMP) 공정이나 에치 백(etch back) 공정으로 제 2 층간 절연막(17)을 식각하여 수직 연결선(14a)의 상단부를 노출시킨다.Referring to FIG. 1D, after the second
상기에서, 하부 금속배선(140)이 구리로 형성된 경우 제 2 포토레지스트 패 턴(16)을 제거한 후에 수직 연결선(14a)을 갖는 하부 금속배선(140)을 포함한 전체 구조의 표면을 따라 구리배선의 확산장벽 절연층을 형성할 수 있는데, 이때 확산장벽 절연층은 실리콘나이트라이드, 실리콘옥시나이트라이드 등의 물질중 어느 하나를 사용하여 형성한다. 수직 연결선(14a)의 상단부에 형성된 확산장벽 절연층 부분은 제 2 층간 절연막(17)의 화학적 기계적 연마 공정이나 에치 백 공정시 제거된다.In the above, when the
도 1E를 참조하면, 수직 연결선(14a)에 접촉되는 상부 금속배선(18)을 형성하고, 상부 금속배선(18)을 포함한 전체 구조상에 제 3 층간 절연막(19)을 형성하여 다층 구조의 금속배선 형성공정을 완료한다.Referring to FIG. 1E, the
상기에서, 상부 금속배선(18)은 알루미늄, 텅스텐, 구리와 같은 전도성이 우수한 물질중 어느 하나로 형성하며, 상부 금속배선(18)용 금속층을 형성하기 전에 수직 연결선(14a)을 포함한 제 2 층간 절연막(17) 상에 확산장벽 금속층이나 금속 접착층을 형성할 수 있다.In the above, the
상부 금속배선(18)용 금속층으로 알루미늄 또는 텅스텐을 사용할 경우, 확산장벽 금속층 또는 금속 접착층은 티타늄, 티타늄나이트라이드, 티타늄막/티타늄나이트라이드 등의 물질중 어느 하나를 사용하여 형성한다.When aluminum or tungsten is used as the metal layer for the
상부 금속배선(18)용 금속층으로 구리를 사용할 경우, 확산장벽 금속층 또는 금속 접착층은 티타늄, 티타늄나이트라이드, 탄탈륨, 탄탈륨나이트라이드, 티타늄막/티타늄나이트라이드, 탄탈륨/탄탈륨나이트라이드 등의 물질중 어느 하나를 사용하여 형성한다.When copper is used as the metal layer for the
상부 금속배선(18)이 구리로 형성된 경우 제 3 층간 절연막(19)을 형성하기 전에 전체 구조의 표면을 따라 구리배선의 확산장벽 절연층을 형성할 수 있는데, 이때 확산장벽 절연층은 실리콘나이트라이드, 실리콘옥시나이트라이드 등의 물질중 어느 하나를 사용하여 형성한다.When the
한편, 상기한 본 발명의 제 1 실시예는 2층의 금속배선을 형성하는 방법에 대하여 설명하였으나, 2층 이상의 다층 구조를 갖는 금속배선을 형성할 경우에는 제 1 실시예에서 도 1D의 제 2 층간 절연막(17)을 형성하는 공정까지 완료한 후, 도 1A의 금속층(14) 형성 공정으로부터 도 1D의 제 2 층간 절연막(17) 형성 공정까지의 과정을 원하는 금속배선 층수 만큼 반복 실시하고, 도 1E의 공정으로 최상부의 금속배선을 형성하여 다층의 금속배선을 제조할 수 있다.Meanwhile, the above-described first embodiment of the present invention has been described with reference to a method of forming two-layer metal wiring. However, in the case of forming a metal wiring having a multilayer structure of two or more layers, the second embodiment of FIG. After the process of forming the
도 2A 내지 도 2E는 본 발명의 제 2 실시예에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위한 소자의 단면도이다.2A to 2E are cross-sectional views of devices for describing a method for forming metal wirings of a semiconductor device according to a second embodiment of the present invention.
도 2A를 참조하면, 접합층등 반도체 소자를 구성하기 위한 여러 요소가 형성된 반도체 기판(21) 상에 제 1 층간 절연막(22)을 형성한다. 접합층과 금속배선을 연결하기 위한 콘택 플러그(23)를 제 1 층간 절연막(22)에 형성한다. 콘택 플러그(23)를 포함한 제 1 층간 절연막(22) 상에 수평 배선에 사용될 두께로 제 1 금속층(24)을 형성한다. 제 1 금속층(24) 상에 식각 방지막(25)을 형성한 후, 상부의 배선과 연결되는 수직 연결선에 사용될 두께로 제 2 금속층(26)을 식각 방지막(25) 상에 형성한다.Referring to FIG. 2A, a first
상기에서, 식각 방지막(25)은 제 2 금속층(26)에 대해 식각 선택비가 높은 전도성 물질 예를 들어, 제 2 금속층(26)이 알루미늄, 텅스텐, 구리 등과 같은 전도성이 우수한 물질을 사용할 때, 티타늄나이트라이드, 텅스텐나이트라이드, 탄탈륨나이트라이드, 티타늄알루미늄나이트라이드, 티타늄실리콘나이트라이드 등과 같은 전도성 물질중 어느 하나를 사용하여 형성한다.In the above, the
제 1 및 제 2 금속층(24 및 26) 각각은 알루미늄, 텅스텐, 구리와 같은 전도성이 우수한 물질중 어느 하나로 형성하며, 제 1 금속층(24) 형성 전에 콘택 플러그(23)를 포함한 제 1 층간 절연막(22) 상에 확산장벽 금속층이나 금속 접착층을 형성할 수 있다.Each of the first and second metal layers 24 and 26 may be formed of any one of highly conductive materials such as aluminum, tungsten, and copper, and may include a first interlayer insulating film including a
제 1 금속층(24)으로 알루미늄 또는 텅스텐을 사용할 경우, 확산장벽 금속층 또는 금속 접착층은 티타늄, 티타늄나이트라이드, 티타늄막/티타늄나이트라이드 등의 물질중 어느 하나를 사용하여 형성한다.When aluminum or tungsten is used as the
제 1 금속층 및 제 2 금속층(24 및 26)중 적어도 어느 하나의 층이 구리로 형성될 경우, 확산장벽 금속층 또는 금속 접착층은 티타늄, 티타늄나이트라이드, 탄탈륨, 탄탈륨나이트라이드, 티타늄막/티타늄나이트라이드, 탄탈륨/탄탈륨나이트라이드 등의 물질중 어느 하나를 사용하여 형성한다.When at least one of the first metal layer and the second metal layers 24 and 26 is formed of copper, the diffusion barrier metal layer or the metal adhesive layer may be titanium, titanium nitride, tantalum, tantalum nitride, titanium film / titanium nitride And tantalum / tantalum nitride.
도 2B를 참조하면, 수직 연결선용 마스크를 사용하여 제 2 금속층(26) 상에 제 1 포토레지스트 패턴(27)을 형성하고, 제 1 포토레지스트 패턴(27)을 식각 마스크로 한 식각 공정으로 제 2 금속층(26)을 식각 방지막(25)이 노출되는 시점까지 식각하여 수직 연결선(26a)을 형성한다.Referring to FIG. 2B, the
도 2C를 참조하면, 제 1 포토레지스트 패턴(27)을 제거한 후, 수평 배선용 마스크를 사용하여 수직 연결선(26a)이 형성된 제 2 금속층(26) 상에 제 2 포토레지스트 패턴(28)을 형성하고, 제 2 포토레지스트 패턴(28)을 식각 마스크로 한 식각 공정으로 식각 방지막(25) 및 제 1 금속층(24)을 식각하여 수직 연결선(26a)을 갖는 하부 금속배선(240)을 형성한다.Referring to FIG. 2C, after removing the
도 2D를 참조하면, 제 2 포토레지스트 패턴(28)을 제거한 후, 수직 연결선(26a)을 갖는 하부 금속배선(240)을 포함한 전체 구조상에 제 2 층간 절연막(29)을 형성한 후, 화학적 기계적 연마(CMP) 공정이나 에치 백(etch back) 공정으로 제 2 층간 절연막(29)을 식각하여 수직 연결선(26a)의 상단부를 노출시킨다.Referring to FIG. 2D, after the second photoresist pattern 28 is removed, the second
상기에서, 하부 금속배선(140)이나 수직 연결선(26a)중 적어도 어느 하나가 구리로 형성된 경우 제 2 포토레지스트 패턴(28)을 제거한 후에 수직 연결선(24a)을 갖는 하부 금속배선(240)을 포함한 전체 구조의 표면을 따라 구리배선의 확산장벽 절연층을 형성할 수 있는데, 이때 확산장벽 절연층은 실리콘나이트라이드, 실리콘옥시나이트라이드 등의 물질중 어느 하나를 사용하여 형성한다. 수직 연결선(26a)의 상단부에 형성된 확산장벽 절연층 부분은 제 2 층간 절연막(29)의 화학적 기계적 연마 공정이나 에치 백 공정시 제거된다.In the above, when at least one of the
도 2E를 참조하면, 제 3 금속층 증착 및 패터닝으로 수직 연결선(26a)에 접촉되는 상부 금속배선(30)을 형성하고, 상부 금속배선(30)을 포함한 전체 구조상에 제 3 층간 절연막(31)을 형성하여 다층 구조의 금속배선 형성공정을 완료한다.Referring to FIG. 2E, the
상기에서, 상부 금속배선(30)용 제 3 금속층은 알루미늄, 텅스텐, 구리와 같은 전도성이 우수한 물질로 형성하며, 상부 금속배선(30)용 제 3 금속층을 형성하기 전에 수직 연결선(26a)을 포함한 제 2 층간 절연막(29) 상에 확산장벽 금속층이나 금속 접착층을 형성할 수 있다.In the above, the third metal layer for the
상부 금속배선(30)용 제 3 금속층으로 알루미늄 또는 텅스텐을 사용할 경우, 확산장벽 금속층 또는 금속 접착층은 티타늄, 티타늄나이트라이드, 티타늄막/티타늄나이트라이드 등의 물질중 어느 하나를 사용하여 형성한다.When aluminum or tungsten is used as the third metal layer for the
상부 금속배선(30)용 제 3 금속층으로 구리를 사용할 경우, 확산장벽 금속층 또는 금속 접착층은 티타늄, 티타늄나이트라이드, 탄탈륨, 탄탈륨나이트라이드, 티타늄막/티타늄나이트라이드, 탄탈륨/탄탈륨나이트라이드 등의 물질중 어느 하나를 사용한다.When copper is used as the third metal layer for the
상부 금속배선(30)이 구리로 형성된 경우 제 3 층간 절연막(31)을 형성하기 전에 전체 구조의 표면을 따라 구리배선의 확산장벽 절연층을 형성할 수 있는데, 이때 확산장벽 절연층은 실리콘나이트라이드, 실리콘옥시나이트라이드 등의 물질중 어느 하나를 사용하여 형성한다.When the
한편, 상기한 본 발명의 제 2 실시예는 2층의 금속배선을 형성하는 방법에 대하여 설명하였으나, 2층 이상의 다층 구조를 갖는 금속배선을 형성할 경우에는 제 2 실시예에서 도 2D의 제 2 층간 절연막(29)을 형성하는 공정까지 완료한 후, 도 2A의 제 1 금속층(24) 형성 공정으로부터 도 2D의 제 2 층간 절연막(29) 형성 공정까지의 과정을 원하는 금속배선 층수 만큼 반복 실시하고, 도 2E의 공정으로 최상부의 금속배선을 형성하여 다층의 금속배선을 제조할 수 있다.Meanwhile, the above-described second embodiment of the present invention has been described with reference to a method of forming two-layer metal wiring. However, when forming a metal wiring having a multilayer structure of two or more layers, the second embodiment of FIG. After the process of forming the
본 발명의 제 1 실시예와 같이, 수직 연결선과 금속배선의 물질을 동일한 물질로 두껍게 형성할 수도 있지만, 수직 연결선과 금속배선의 물질을 달리할 경우 각각의 물질을 소정 두께로 형성할 수 있다, 이 경우 수직 연결선을 형성하기 위한 금속층의 식각 공정에서 두 물질 사이의 선택비를 고려한 물질을 이용하면 공정의 안정화 측면에서 유리하다. 즉, 하나의 물질을 이용할 경우 수직 연결선을 형성하기 위한 금속층의 식각시, 식각 불균일도에 의한 금속배선의 선저항 변화를 야기시킬 수 있는데, 두 가지의 물질을 조합하여 사용할 경우 예를 들어, 수직 연결선을 텅스텐으로 하고 금속배선을 알루미늄으로 하면 이들 물질의 식각 선택비의 차로 인하여 안정적인 금속배선의 저항을 확보할 수 있다.As in the first embodiment of the present invention, the material of the vertical connection line and the metal wiring may be formed thick with the same material, but when the materials of the vertical connection line and the metal wiring are different, each material may be formed to a predetermined thickness. In this case, it is advantageous in terms of stabilization of the process to use a material in consideration of the selectivity between the two materials in the etching process of the metal layer to form a vertical connection line. That is, the use of one material may cause a change in the line resistance of the metal wiring due to the etching unevenness when etching the metal layer for forming the vertical connection line. If the connection line is made of tungsten and the metal line is made of aluminum, stable resistance of the metal line can be secured due to the difference in the etching selectivity of these materials.
두 가지 물질을 사용하는 것 보다 하나의 물질을 사용하여 수직 연결선과 금속배선을 형성하는 것이 제조공정이나 반도체 소자의 특성 측면에서 유리하나, 이 경우 발생할 수 있는 금속배선의 저항 변화를 문제를 본 발명의 제 2 실시예와 같이 전도성 물질로 식각 방지막을 형성하여 해결할 수 있다.It is advantageous to form a vertical connection line and a metal wiring by using a single material rather than two materials in terms of manufacturing process or characteristics of a semiconductor device. As in the second embodiment of the present invention, it can be solved by forming an etch stop layer of a conductive material.
상술한 바와 같이, 본 발명은 다층 구조의 금속배선에서 하부 금속배선의 패 터닝과 상부 금속배선으로 연결되는 수직 연결선의 형성을 동시에 실시하므로, 기존의 공정에서 처럼 수직 연결선을 형성하기 위해 비아 홀을 형성할 필요가 없을 뿐만 아니라 베리어 메탈 또는 글루층을 도입할 필요가 없어 반도체 소자의 금속배선 형성을 위한 공정 마진을 증대시킬 수 있고, 공정의 단순화를 이룰 수 있다. 따라서, 본 발명은 소자의 신뢰성을 높일 수 있으며, 0.10㎛ 이하의 디자인 룰(design rule)을 갖는 초미세 반도체 소자의 구현을 가능하게 하며, 제조 단가를 낮출 수 있다.As described above, the present invention simultaneously performs the patterning of the lower metal interconnection and the formation of the vertical interconnection line connected to the upper metal interconnection in the multi-layered metal interconnection, so that the via hole is formed to form the vertical interconnection line as in the conventional process. Not only does it need to be formed, but also it is not necessary to introduce a barrier metal or a glue layer, thereby increasing the process margin for forming the metal wiring of the semiconductor device and simplifying the process. Accordingly, the present invention can increase the reliability of the device, enable the implementation of ultra-fine semiconductor devices having a design rule of 0.10 μm or less, and reduce the manufacturing cost.
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