KR100755112B1 - Method for manufacturing inductor of semiconductor device - Google Patents

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Abstract

A method for manufacturing inductor of a semiconductor device is provided to reduce the generation of etching residues formed on a via hole and a trench sidewall by separating a dry etching process for forming the via hole and a trench. A lower wire(104) of an inductor is formed on a lower structure(100) of a semiconductor substrate. A first etch stop layer(106) and a second interlayer dielectric(108) are sequentially formed on an upper surface of a first interlayer dielectric(102) having the lower wire. Parts of the second interlayer dielectric and the first etch stop layer are selectively etched to form a via hole. A gap-fill layer(112) gap-fills the via hole. A second etch stop layer(114) and a third interlayer dielectric(116) are sequentially formed on the whole surface of the second interlayer dielectric and the gap-fill layer. Parts of the third interlayer dielectric and the second etch stop layer are selectively etched to form a trench(118) defining an upper wire region of the inductor. The gap-fill layer in the via hole is removed.

Description

반도체 소자의 인덕터 제조 방법{METHOD FOR MANUFACTURING INDUCTOR OF SEMICONDUCTOR DEVICE}METHODS FOR MANUFACTURING INDUCTOR OF SEMICONDUCTOR DEVICE

도 1a 내지 도 1d는 종래 기술에 의한 반도체 소자의 인덕터 제조 공정을 순차적으로 나타낸 공정 순서도,1A through 1D are process flowcharts sequentially illustrating an inductor manufacturing process of a semiconductor device according to the prior art;

도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 인덕터 제조 공정을 순차적으로 나타낸 공정 순서도.2A to 2F are process flowcharts sequentially illustrating an inductor manufacturing process of a semiconductor device according to the present invention.

<도면의 주요부분에 대한 부호의 설명><Description of the code | symbol about the principal part of drawing>

100 : 반도체 기판의 하부 구조물 102 : 제 1층간 절연막100: lower structure of semiconductor substrate 102: first interlayer insulating film

104 : 하부 배선 106 : 제 1식각 정지막104: lower wiring 106: first etching stop film

108 : 제 2층간 절연막 110 : 비아홀108: second interlayer insulating film 110: via hole

112 : 갭필막 114 : 제 2식각 정지막112: gap peel film 114: second etching stop film

116 : 제 3층간 절연막 118 : 트렌치116: third interlayer insulating film 118: trench

본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 특히 인덕터(inductor)의 배선 제조 공정시 폴리머 생성을 크게 줄이는데 적합한 반도체 소 자의 인덕터 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing an inductor of a semiconductor device suitable for greatly reducing polymer generation in an inductor wiring manufacturing process.

반도체 소자의 축소와 관련하여 배선에서도 단면적의 감소로 인해 전류 밀도가 상승하게 되어 EM(electromigration)에 의한 금속 배선의 신뢰성에 심각한 문제를 유발한다. 따라서 일반적인 금속 배선의 물질로 알루미늄(Al)보다 비저항이 낮으면서 동시에 신뢰성(reliability)이 우수한 구리(Cu)를 금속 배선의 재료로 사용하고 있다.In connection with the shrinking of the semiconductor device, the current density increases due to the reduction in the cross-sectional area of the wiring, which causes a serious problem in the reliability of the metal wiring by EM (electromigration). Therefore, copper (Cu), which is lower in specific resistance than aluminum (Al) and has excellent reliability, is used as a material for metal wiring.

하지만, 구리는 휘발성이 강한 화합물의 형성이 어려워 미세 패턴을 형성하기 위한 건식 식각 공정에 어려움이 있다. 이러한 구리 배선의 패터닝 문제를 해결하기 위해 다마신(Damascene) 공정이 도입되었다. 다마신 공정은 먼저 층간 절연막을 증착하고 포토리소그래피 공정을 통해 층간 절연막을 패터닝하여 배선 영역인 트렌치를 형성하고 트렌치에 구리를 갭필(gap-fill)하고 이를 화학적기계적연마(CMP : Chemical Mechanical Polishing) 공정으로 평탄화하여 구리 배선을 형성하는 것이다. 더욱이, 듀얼 다마신 공정은 한번의 화학적기계적연마(CMP) 공정으로 비아(via)와 구리 배선을 동시에 이룰 수 있는 장점이 있다.However, since copper is difficult to form a highly volatile compound, there is a difficulty in a dry etching process for forming a fine pattern. The damascene process was introduced to solve the problem of patterning copper wiring. The damascene process first deposits an interlayer insulating film and patterns the interlayer insulating film through a photolithography process to form trenches, which are wiring regions, gap-fill copper in the trenches, and then chemical mechanical polishing (CMP) processes. It is planarized to form copper wiring. In addition, the dual damascene process has the advantage of simultaneously forming via and copper wiring in a single chemical mechanical polishing (CMP) process.

한편, 반도체 소자에서 수동 소자로 널리 사용되는 인덕터 또한 다마신 공정 또는 듀얼 다마신 공정을 이용한 구리 배선으로 제조하고 있다.Meanwhile, inductors widely used as passive devices in semiconductor devices are also manufactured by copper wiring using a damascene process or a dual damascene process.

도 1a 내지 도 1d는 종래 기술에 의한 반도체 소자의 인덕터 제조 공정을 순차적으로 나타낸 공정 순서도이다. 이하 이들 도면을 참조하여 종래 기술에 의한 반도체 소자의 인덕터 제조 공정의 일 예에 대해 설명한다.1A to 1D are process flowcharts sequentially illustrating an inductor manufacturing process of a semiconductor device according to the prior art. Hereinafter, an example of an inductor manufacturing process of a semiconductor device according to the prior art will be described with reference to these drawings.

도 1a에 도시된 바와 같이, MOS 트랜지스터 등이 형성된 반도체 기판의 하부 구조물(10)에 화학적기상증착(CVD : Chemical Vapor Deposition) 공정으로 제 1층간 절연막(12)으로서 BPSG를 증착하고 이를 건식 또는 습식 식각하여 인덕터의 하부 배선 영역을 정의하는 트렌치를 형성한다. 전기 도금 또는 물리적기상증착(PVD : Physical Vapor Deposition) 공정 등으로 트렌치에 구리를 갭필하고 이를 화학적기계적연마(CMP) 공정으로 평탄화하여 하부 배선(14)을 형성한다.As shown in FIG. 1A, a BPSG is deposited as a first interlayer insulating film 12 by a chemical vapor deposition (CVD) process on a lower structure 10 of a semiconductor substrate on which a MOS transistor or the like is formed and dried or wetted. Etching forms a trench that defines the lower wiring area of the inductor. The lower gap 14 is formed by gap-filling copper in the trench by electroplating or physical vapor deposition (PVD), and planarizing it in a chemical mechanical polishing (CMP) process.

그리고, 하부 배선(14) 및 제 1층간 절연막(12) 상부면에 화학적기상증착(CVD) 공정으로 제 1식각 정지막(16)으로서 실리콘질화막(Si3N4)을 약 1000Å 정도 증착하고, 그 위에 화학적기상증착(CVD) 공정으로 제 2층간 절연막(18)으로서 실리콘산화막(SiO2)을 약 7000Å정도 증착한다.Then, a silicon nitride film (Si 3 N 4 ) is deposited on the lower wiring 14 and the upper surface of the first interlayer insulating film 12 as a first etching stop film 16 by a chemical vapor deposition (CVD) process. A silicon oxide film (SiO 2 ) is deposited on the substrate as the second interlayer insulating film 18 by chemical vapor deposition (CVD).

그 다음, 제 2층간 절연막(18) 상부에 사진 공정을 진행하여 인덕터의 상부 및 하부 배선을 수직 연결하기 위한 비아홀 영역을 정의하는 포토레지스트 패턴(미도시됨)을 형성한다. 계속해서 도 1b에 도시된 바와 같이, 제 2층간 절연막(18)의 일정 두께를 건식 또는 습식 식각하여 비아홀 영역을 정의하는 홈(20)을 형성한 후에, 에슁 공정으로 포토레지스트 패턴을 제거한다.Next, a photoresist process is performed on the second interlayer insulating layer 18 to form a photoresist pattern (not shown) defining a via hole region for vertically connecting the upper and lower interconnections of the inductor. Subsequently, as shown in FIG. 1B, after forming a groove 20 defining a via hole region by dry or wet etching a predetermined thickness of the second interlayer insulating layer 18, the photoresist pattern is removed by an etching process.

이어서, 도 1c에 도시된 바와 같이, 제 2층간 절연막(18) 전면에 제 2식각 정지막(22)으로서 실리콘질화막(Si3N4)을 약 2000Å 정도 증착한다. 그리고 제 2식각 정지막(22) 상부면에 화학적기상증착(CVD) 공정으로 제 3층간 절연막(24)으로서 실리콘산화막(SiO2)을 약 30000Å정도 증착한다.Subsequently, as illustrated in FIG. 1C, a silicon nitride film (Si 3 N 4 ) is deposited on the entire surface of the second interlayer insulating film 18 as the second etching stop film 22. A silicon oxide film (SiO 2 ) is deposited on the upper surface of the second etch stop layer 22 as a third interlayer insulating film 24 by chemical vapor deposition (CVD).

그리고, 제 3층간 절연막(24) 상부에 사진 공정을 진행하여 인덕터의 상부 배선을 수직 연결하기 위한 트렌치 영역을 정의하는 포토레지스트 패턴(미도시됨)을 형성한다.A photoresist pattern is formed on the third interlayer insulating layer 24 to form a photoresist pattern (not shown) defining a trench region for vertically connecting the upper wiring of the inductor.

이어서, 도 1d에 도시된 바와 같이, 건식 식각 공정(예를 들어, 반응성 이온 식각(RIE : Reactive Ion Etch) 공정)을 진행하여 제 3층간 절연막(24) 및 제 2식각 정지막(22) 일부에 인덕터의 상부 배선 영역을 정의하는 트렌치(26)를 형성하면서 제 2식각 정지막(22) 나머지와 제 2층간 절연막(18)의 홈을 따라 제 1식각 정지막(16)까지 식각하여 하부 배선(14) 표면이 드러나는 비아홀(28)을 형성한 후에, 에슁 공정으로 포토레지스트 패턴을 제거한다.Subsequently, as shown in FIG. 1D, a dry etching process (eg, a reactive ion etching (RIE) process) may be performed to form a part of the third interlayer insulating film 24 and the second etching stop layer 22. The trench 26 defining the upper wiring region of the inductor is formed on the lower wiring by etching the rest of the second etch stop film 22 and the first etch stop film 16 along the groove of the second interlayer insulating film 18. (14) After forming the via holes 28 whose surfaces are exposed, the photoresist pattern is removed by an etching process.

그리고 나서, 도면에서의 도시는 생략하였으나, 전기 도금 또는 물리적기상증착(PVD) 공정으로 트렌치(26) 및 비아홀(28)에 구리를 갭필하고, 이를 화학적기계적연마(CMP) 공정으로 구리 표면을 평탄화하여 하부 배선(14)에 수직으로 연결되는 비아 및 상부 배선(미도시됨)을 형성함으로써, 반도체 소자의 인덕터를 제조한다.Then, although not shown in the drawings, the copper is gapfilled in the trench 26 and the via hole 28 by an electroplating or physical vapor deposition (PVD) process, and the copper surface is planarized by a chemical mechanical polishing (CMP) process. By forming a via and an upper wiring (not shown) which are connected to the lower wiring 14 vertically, an inductor of a semiconductor device is manufactured.

하지만, 종래 기술에 의한 반도체 소자의 인덕터 제조 방법으로는 제 3층간 절연막(24)부터 제 1식각 정지막(16)까지 한 번에 식각하기 때문에 그 식각량이 많아서 트렌치 및 비아홀 측벽에 식각 잔여물(예를 들어 폴리머)(30)이 두껍게 존재하게 된다. 이러한 식각 잔여물(30)은 에슁 또는 습식 식각으로도 완전히 제거되지 않으며, 식각 잔여물(30)이 잔존할 경우 인덕터의 전기적 성능을 저하시키는 원인이 될 뿐만 아니라, 식각 공정시 식각 잔여물(30)로 인해 트렌치 및 비아홀의 임계치수(CD : Critical Dimension)를 확보하는데 어려움이 따르게 된다.However, in the method of manufacturing an inductor of a semiconductor device according to the related art, since the third interlayer insulating film 24 to the first etch stop layer 16 are etched at one time, the amount of etching is large, resulting in etching residues on the trench and via hole sidewalls. For example, the polymer 30 is thick. The etching residue 30 is not completely removed even by etching or wet etching, and when the etching residue 30 remains, not only causes the electrical performance of the inductor, but also the etching residue 30 during the etching process. ), It becomes difficult to secure critical dimensions (CD) of trenches and via holes.

본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 트렌치 및 비아홀 식각 공정시 식각 잔여물의 생성을 줄이면서 트렌치 및 비아홀의 임계치수를 용이하게 확보할 수 있는 반도체 소자의 인덕터 제조 방법을 제공하는데 있다.Disclosure of Invention An object of the present invention is to solve the problems of the prior art as described above, the method of manufacturing an inductor of a semiconductor device that can easily secure the critical dimensions of the trench and via holes while reducing the generation of etching residues during the trench and via hole etching process. To provide.

상기 목적을 달성하기 위하여 본 발명은, 반도체 소자의 인덕터를 제조하는 방법에 있어서, 반도체 기판의 하부 구조물에 인덕터의 하부 배선을 형성하는 단계와, 하부 배선이 있는 제 1층간 절연막 상부면에 제 1식각 정지막 및 제 2층간 절연막을 순차적으로 형성하는 단계와, 제 2층간 절연막 및 제 1식각 정지막의 일부를 선택 식각하여 비아홀을 형성하고, 비아홀에 갭필막을 갭필하는 단계와, 제 2층간 절연막 및 갭필막 전면에 제 2식각 정지막 및 제 3층간 절연막을 순차적으로 형성하는 단계와, 제 3층간 절연막 및 제 2식각 정지막의 일부를 선택 식각하여 인덕터의 상부 배선 영역을 정의하는 트렌치를 형성하는 단계와, 제 1식각 정지막의 비아홀 내에 갭필된 갭필막을 제거하는 단계를 포함한다.In order to achieve the above object, the present invention provides a method of manufacturing an inductor for a semiconductor device, the method comprising the steps of forming a lower wiring of the inductor in the lower structure of the semiconductor substrate, and the first surface on the upper surface of the first interlayer insulating film having the lower wiring Sequentially forming an etch stop film and a second interlayer insulating film, selectively etching a portion of the second interlayer insulating film and the first etch stop film to form a via hole, gap filling a gap fill film in the via hole, a second interlayer insulating film, Sequentially forming a second etch stop layer and a third interlayer insulating layer on the gap fill layer, and selectively etching a portion of the third interlayer insulating layer and the second etch stop layer to form a trench defining an upper wiring region of the inductor And removing the gapfill film gapfilled in the via hole of the first etch stop film.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings.

도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 인덕터 제조 공정을 순차적으로 나타낸 공정 순서도이다. 이들 도면을 참조하여 본 발명의 일 실시예에 따른 반도체 소자의 인덕터 제조 공정은 다음과 같이 진행된다.2A to 2F are process flowcharts sequentially illustrating an inductor manufacturing process of a semiconductor device according to the present invention. The inductor manufacturing process of the semiconductor device according to the exemplary embodiment of the present invention will be described below with reference to these drawings.

도 2a에 도시된 바와 같이, MOS 트랜지스터 등이 형성된 반도체 기판의 하부 구조물(100)에 화학적기상증착(CVD) 공정으로 제 1층간 절연막(102)으로서 BPSG를 증착하고 이를 건식 또는 습식 식각하여 인덕터의 하부 배선 영역을 정의하는 트렌치를 형성한다. 전기 도금 또는 물리적기상증착(PVD) 공정 등으로 트렌치에 구리를 갭필하고 이를 화학적기계적연마(CMP) 공정으로 평탄화하여 하부 배선(104)을 형성한다.As shown in FIG. 2A, a BPSG is deposited as a first interlayer insulating film 102 by a chemical vapor deposition (CVD) process on a lower structure 100 of a semiconductor substrate on which a MOS transistor or the like is formed and dried or wet etched to form an inductor. A trench defining a lower wiring region is formed. The lower gap 104 is formed by gap-filling copper in the trench by an electroplating or physical vapor deposition (PVD) process and planarizing it in a chemical mechanical polishing (CMP) process.

그리고, 하부 배선(104) 및 제 1층간 절연막(102) 상부면에 화학적기상증착(CVD) 공정으로 제 1식각 정지막(106)으로서 실리콘질화막(Si3N4)을 약 1000Å 정도 증착하고, 그 위에 화학적기상증착(CVD) 공정으로 제 2층간 절연막(108)으로서 실리콘산화막(SiO2)을 약 7000Å정도 증착한다.A silicon nitride film (Si 3 N 4 ) is deposited on the lower wiring 104 and the upper surface of the first interlayer insulating film 102 as a first etching stop film 106 by a chemical vapor deposition (CVD) process. A silicon oxide film (SiO 2 ) is deposited on the substrate as the second interlayer insulating film 108 by a chemical vapor deposition (CVD) process.

그 다음, 제 2층간 절연막(108) 상부에 사진 공정을 진행하여 인덕터의 상부 및 하부 배선을 수직 연결하기 위한 비아홀 영역을 정의하는 포토레지스트 패턴(미도시됨)을 형성한다. 계속해서 도 2b에 도시된 바와 같이, 제 2층간 절연막(108) 및 제 1식각 정지막(106)을 건식 식각(예를 들어, 반응성 이온 식각(RIE)) 공정으로 식각하여 하부 배선(104)이 드러나는 비아홀(110)을 형성한 후에, 에슁 공정으로 포토레지스트 패턴을 제거한다.Next, a photoresist process is performed on the second interlayer insulating layer 108 to form a photoresist pattern (not shown) that defines a via hole region for vertically connecting the upper and lower interconnections of the inductor. Subsequently, as shown in FIG. 2B, the second interlayer insulating layer 108 and the first etch stop layer 106 are etched by a dry etching (eg, reactive ion etching (RIE)) process to form the lower wiring 104. After the exposed via hole 110 is formed, the photoresist pattern is removed by an etching process.

이어서, 도 2c에 도시된 바와 같이, 제 2층간 절연막(108) 및 제 1식각 정지막(106)의 비아홀을 갭필막(112), 예를 들면 노볼락(novolac) 등의 물질로 채우고, 에슁 공정 등으로 제 2층간 절연막(108) 위의 노볼락을 제거한다.Subsequently, as shown in FIG. 2C, the via holes of the second interlayer insulating layer 108 and the first etch stop layer 106 are filled with a material such as a gap fill layer 112, for example, a novolac, and etched. The novolac on the second interlayer insulating film 108 is removed by a process or the like.

도 2d에 도시된 바와 같이, 제 2층간 절연막(108) 및 갭필막(112) 전면에 화학적기상증착(CVD) 공정으로 제 2식각 정지막(114)으로서 실리콘질화막(Si3N4)을 약 2000Å정도 증착한다. 그리고 제 2식각 정지막(114) 상부면에 화학적기상증착(CVD) 공정으로 제 3층간 절연막(116)으로서 실리콘산화막(SiO2)을 약 30000Å정도 증착한다.As shown in FIG. 2D, the silicon nitride layer Si 3 N 4 is formed as the second etch stop layer 114 by a chemical vapor deposition (CVD) process on the entire surface of the second interlayer insulating layer 108 and the gap fill layer 112. Deposit about 2000Å. A silicon oxide film (SiO 2 ) is deposited on the upper surface of the second etch stop film 114 as a third interlayer insulating film 116 by chemical vapor deposition (CVD).

그리고, 제 3층간 절연막(116) 상부에 사진 공정을 진행하여 인덕터의 상부 배선을 수직 연결하기 위한 트렌치 영역을 정의하는 포토레지스트 패턴(미도시됨)을 형성한다.Then, a photoresist process is performed on the third interlayer insulating layer 116 to form a photoresist pattern (not shown) defining a trench region for vertically connecting the upper wiring of the inductor.

이어서, 도 2e에 도시된 바와 같이, 건식 식각(예를 들어, 반응성 이온 식각(RIE)) 공정을 진행하여 제 3층간 절연막(116) 및 제 2식각 정지막(114)을 식각함으로써 인덕터의 상부 배선 영역을 정의하는 트렌치(118)를 형성한다.Next, as shown in FIG. 2E, a dry etching (eg, reactive ion etching (RIE)) process is performed to etch the third interlayer insulating layer 116 and the second etching stop layer 114 to form an upper portion of the inductor. The trench 118 defining the wiring area is formed.

그리고, 도 2f에 도시된 바와 같이, 습식 식각 또는 에슁 공정으로 제 2층간 절연막(108) 및 제 1식각 정지막(106)의 비아홀내에 갭필된 노볼락 등의 물질인 갭필막(112)을 제거한다. 이때, 트렌치 형성을 위한 포토레지스트 패턴도 함께 제거될 수 있다.As shown in FIG. 2F, the gap fill layer 112, which is a material such as novolac, is gap-filled in the via hole of the second interlayer insulating layer 108 and the first etching stop layer 106 by a wet etching or etching process. do. In this case, the photoresist pattern for forming the trench may also be removed.

그리고 나서, 도면에서의 도시는 생략하였으나, 전기 도금 또는 물리적기상증착(PVD) 공정으로 트렌치(118) 및 비아홀(110)에 구리를 갭필하고, 이를 화학적기계적연마(CMP) 공정으로 구리 표면을 평탄화하여 하부 배선(104)에 수직으로 연결되는 비아 및 상부 배선(미도시됨)을 형성함으로써, 본 발명에 따른 반도체 소자 의 인덕터를 제조한다.Then, although not shown in the drawings, the copper is gapfilled in the trench 118 and the via hole 110 by an electroplating or physical vapor deposition (PVD) process, and the copper surface is planarized by a chemical mechanical polishing (CMP) process. By forming a via and an upper wiring (not shown) that is vertically connected to the lower wiring 104, to manufacture an inductor of a semiconductor device according to the present invention.

이러한 본 발명에 따른 반도체 소자의 인덕터 제조 방법은, 제 2층간 절연막(108) 및 제 1식각 정지막(106)에 건식 식각 공정으로 비아홀을 형성하고 비아홀내에 노볼락 등의 물질인 갭필막(112)을 갭필한 후에, 제 3층간 절연막(116) 및 제 2식각 정지막(114)을 건식 식각함으로써 인덕터의 상부 배선 영역을 정의하는 트렌치(118)를 형성하고 나서 비아홀에 갭필된 갭필막(112)을 제거한다.In the method of manufacturing an inductor of a semiconductor device according to the present invention, a via hole is formed in the second interlayer insulating layer 108 and the first etch stop layer 106 by a dry etching process, and a gap fill layer 112 made of a material such as novolac in the via hole. After the gap fill gap), the third interlayer insulating film 116 and the second etch stop layer 114 are dry etched to form the trench 118 defining the upper wiring region of the inductor, and then the gap fill film 112 gap-filled in the via hole. ).

그러므로, 본 발명은 비아홀 및 트렌치 형성을 위한 건식 식각 공정을 분리함으로써 비아홀 및 트렌치 측벽에 형성되는 식각 잔여물의 생성을 크게 줄일 수 있다.Therefore, the present invention can greatly reduce the production of etch residues formed in the via holes and trench sidewalls by separating the dry etching process for the via holes and trench formation.

본 발명에 대한 앞의 설명에서는 일 실시예에 국한하여 설명하였으나 본 발명의 기술이 당업자에 의하여 용이하게 변형 실시될 가능성이 자명하다. 이러한 변형된 실시예들은 본 발명의 특허청구범위에 기재된 기술사상에 포함된다고 하여야 할 것이다. In the foregoing description of the present invention, only one embodiment has been described, but it is obvious that the technology of the present invention can be easily modified by those skilled in the art. Such modified embodiments should be included in the technical spirit described in the claims of the present invention.

이상 설명한 바와 같이, 본 발명은 제 2층간 절연막 및 제 1식각 정지막에 건식 식각 공정으로 비아홀을 형성하고 비아홀 내에 노볼락 등의 물질인 갭필막을 갭필한 후에, 제 3층간 절연막 및 제 2식각 정지막을 건식 식각함으로써 인덕터의 상부 배선 영역을 정의하는 트렌치를 형성하고 나서 비아홀에 갭필된 갭필막을 제거한다.As described above, in the present invention, after the via holes are formed in the second interlayer insulating film and the first etch stop film by a dry etching process, and the gap fill film made of a material such as novolac is gap-filled in the via hole, the third interlayer insulating film and the second etch stop are finished Dry etching the film to form a trench defining the upper wiring region of the inductor and then removing the gapfill film gap-filled in the via hole.

그러므로, 본 발명은 인덕터 제조 공정시 비아홀 및 트렌치 형성을 위한 건 식 식각 공정을 각각 분리함으로써 비아홀 및 트렌치 측벽에 형성되는 식각 잔여물의 생성을 크게 줄일 수 있어 트렌치 및 비아홀의 임계치수를 정확하게 확보할 수 있는 이점이 있다.Therefore, the present invention can greatly reduce the generation of etch residues formed in the via holes and the trench sidewalls by separating the dry etching process for the via hole and the trench formation during the inductor manufacturing process, thereby accurately securing the critical dimensions of the trenches and via holes. There is an advantage to that.

Claims (5)

삭제delete 반도체 소자의 인덕터를 제조하는 방법에 있어서, In the method of manufacturing an inductor of a semiconductor device, 반도체 기판의 하부 구조물에 상기 인덕터의 하부 배선을 형성하는 단계와, Forming a lower wiring of the inductor on the lower structure of the semiconductor substrate; 상기 하부 배선이 있는 제 1층간 절연막 상부면에 제 1식각 정지막 및 제 2층간 절연막을 순차적으로 형성하는 단계와, Sequentially forming a first etch stop layer and a second interlayer insulating layer on an upper surface of the first interlayer insulating layer having the lower wiring; 상기 제 2층간 절연막 및 상기 제 1식각 정지막의 일부를 선택 식각하여 비아홀을 형성하고, 상기 비아홀에 갭필막을 갭필하는 단계와, Forming a via hole by selectively etching a portion of the second interlayer insulating layer and the first etch stop layer, and gap filling a gap fill layer in the via hole; 상기 제 2층간 절연막 및 상기 갭필막 전면에 제 2식각 정지막 및 제 3층간 절연막을 순차적으로 형성하는 단계와, Sequentially forming a second etch stop layer and a third interlayer insulating layer on the entire surface of the second interlayer insulating layer and the gap fill layer; 상기 제 3층간 절연막 및 상기 제 2식각 정지막의 일부를 선택 식각하여 상기 인덕터의 상부 배선 영역을 정의하는 트렌치를 형성하는 단계와, Selectively etching a portion of the third interlayer insulating layer and the second etch stop layer to form a trench defining an upper wiring region of the inductor; 상기 제 1식각 정지막의 비아홀내에 갭필된 갭필막을 제거하는 단계Removing a gapfill film gapped in the via hole of the first etch stop film 를 포함하며, 여기서 상기 갭필막을 갭필하는 단계는, 노볼락으로 상기 비아홀을 갭필하고, 에슁 공정으로 상기 제 2층간 절연막 위의 노볼락을 제거하는 것을 특징으로 하는 반도체 소자의 인덕터 제조 방법.Wherein the gap filling of the gap fill layer comprises gap filling the via hole with a novolac and removing the novolac on the second interlayer insulating layer by an etch process. 제 2항에 있어서,The method of claim 2, 상기 갭필막을 제거하는 단계는, 습식 식각 또는 에슁 공정으로 진행하는 것을 특징으로 하는 반도체 소자의 인덕터 제조 방법.The removing of the gap fill layer may include a wet etching or etching process. 제 2항에 있어서,The method of claim 2, 상기 비아홀은, 반응성 이온 식각 공정을 통해 형성되는 것을 특징으로 하는 반도체 소자의 인덕터 제조 방법.The via hole may be formed through a reactive ion etching process. 제 2항에 있어서,The method of claim 2, 상기 트렌치는, 반응성 이온 식각 공정을 통해 형성되는 것을 특징으로 하는 반도체 소자의 인덕터 제조 방법.The trench is a method of manufacturing an inductor of a semiconductor device, characterized in that formed through a reactive ion etching process.
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* Cited by examiner, † Cited by third party
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KR20050059936A (en) * 2003-12-15 2005-06-21 매그나칩 반도체 유한회사 Method of manufacturing inductor in rf semiconductor device
KR20050068897A (en) * 2003-12-30 2005-07-05 동부아남반도체 주식회사 Method for fabricating a semiconductor device

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