KR101069167B1 - Method for forming metal line of semiconductor device - Google Patents

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Abstract

본 발명은 반도체 소자의 금속배선 형성 방법에 관한 것으로, 반도체 소자의 다마신 공정에서 비아 영역에 대한 추가적인 질화막을 확보하여 후속되는 트렌치 형성시 아이솔레이트 비아(isolate via) 영역과 덴스 비아(dense via) 영역간의 식각량 차이를 최소화하고자 한다. 본 발명에 의하면, 반도체 비아 영역의 식각량의 차이로 인해 비아 영역이 오픈되지 않는 경우를 방지함으로써, 균일한 비아 콘택 및 금속저항을 제공하여 반도체 소자 제조에 있어 신뢰성을 높일 수 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a metal wiring of a semiconductor device, wherein an additional nitride film for a via region is secured in a damascene process of a semiconductor device, so that an isolated via region and a dense via are formed during subsequent trench formation. ) To minimize the difference in etching amount between the regions. According to the present invention, the via area is not opened due to the difference in the etching amount of the semiconductor via area, thereby providing uniform via contact and metal resistance, thereby increasing reliability in manufacturing a semiconductor device.

다마신, 아이솔레이트 비아(isolate via), 덴스 비아(dense via) Damascene, isolate via, dense via

Description

반도체 소자의 금속배선 형성 방법{METHOD FOR FORMING METAL LINE OF SEMICONDUCTOR DEVICE}METHOD FOR FORMING METAL LINE OF SEMICONDUCTOR DEVICE}

본 발명은 반도체 소자의 금속배선 형성 기술에 관한 것으로서, 특히 금속배선의 다마신(damascene) 공정에서 비아(via)의 오픈(open) 영역을 확보하는데 적합한 반도체 소자의 금속배선 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a technology for forming metal wirings in semiconductor devices, and more particularly, to a method for forming metal wirings in semiconductor devices suitable for securing open areas of vias in a damascene process of metal wirings.

반도체 소자의 축소와 관련하여 배선에서도 단면적의 감소로 인해 전류 밀도가 상승하게 되어 EM(Electromigration)에 의한 금속 배선의 신뢰성이 심각한 문제를 유발한다. 따라서 일반적인 금속 배선의 물질로 알루미늄(Al)보다 비저항이 낮으면서 동시에 신뢰성(Reliability)이 우수한 구리(Cu)를 금속 배선의 재료로 사용하기 위한 많은 연구 및 개발이 이루어졌다.In connection with the shrinking of the semiconductor device, the current density increases due to the reduction in the cross-sectional area of the wiring, which causes a serious problem in the reliability of the metal wiring due to the electromagnetization (EM). Therefore, many researches and developments have been made to use copper (Cu), which has a lower resistivity than aluminum (Al) and excellent reliability (Cu), as a metal material.

하지만 구리는 휘발성이 강한 화합물의 형성이 어려워 미세 패턴을 형성하기 위한 건식 식각 공정에 어려움이 있다. 이러한 구리 배선의 패터닝 문제를 해결하기 위해 다마신(damascene) 공정이 도입되었다. CMP(Chemical Mechanical Polishing)를 이용한 다마신 공정은 먼저 층간 절연막을 증착하고 포토리소그래피 공정을 통해 층간 절연막을 패터닝하여 배선 영역인 트렌치를 형성하고 트렌치에 구리를 갭필하고 이를 CMP로 평탄화하여 구리 배선을 형성하는 것이다.However, since copper is difficult to form a highly volatile compound, there is a difficulty in a dry etching process for forming a fine pattern. The damascene process was introduced to solve the problem of patterning copper wiring. The damascene process using chemical mechanical polishing (CMP) first deposits an interlayer insulating film and patterns the interlayer insulating film through a photolithography process to form a trench, a wiring region, gap fill copper in the trench, and planarize it with CMP to form a copper wiring. It is.

현재 다층 금속 배선에서 주로 사용되는 듀얼 다마신 공정은 한번의 CMP 공정으로 비아(via)와 금속배선(metal line)을 동시에 이룰 수 있는 장점이 있다.The dual damascene process, which is mainly used in multilayer metal wiring, has the advantage of simultaneously forming vias and metal lines in a single CMP process.

도 1a 내지 도 1g는 종래 기술에 의한 듀얼 다마신 구조를 갖는 반도체 소자의 제조 방법을 설명하기 위한 공정 순서도이다. 이하 이들 도면을 참조하여 종래 기술에 의한 반도체 소자 제조 방법을 설명하고자 한다.1A to 1G are flowcharts illustrating a method of manufacturing a semiconductor device having a dual damascene structure according to the prior art. Hereinafter, a semiconductor device manufacturing method according to the related art will be described with reference to these drawings.

도 1a에 도시된 바와 같이, 반도체 기판의 하부 구조물(100)에 금속배선 공정을 진행하여 금속, 예컨대 알루미늄(Al)을 증착하고 이를 패터닝하여 하부 금속배선(102)을 형성한다.As shown in FIG. 1A, a metal wiring process is performed on a lower structure 100 of a semiconductor substrate to deposit a metal, for example, aluminum (Al), and to pattern the lower metal wiring 102.

그런 다음, 하부 금속배선(102)이 있는 반도체 기판의 하부 구조물(100) 전면에 제 1 층간 절연막(106)으로서, 예컨대 BPSG(Boro Phospho Silicate Glass)를 증착하고 그 표면을 화학적기계적연마(CMP) 공정으로 평탄화한다. 이때, 제 1 층간 절연막(106)의 하부 면에는 식각 정지막으로서, 제 1 질화막(104)이 형성될 수 있다.Then, as a first interlayer insulating film 106, for example, BOSG (Boro Phospho Silicate Glass) is deposited on the entire surface of the lower structure 100 of the semiconductor substrate with the lower metallization 102 and the surface thereof is subjected to chemical mechanical polishing (CMP). Planarize to process. In this case, the first nitride layer 104 may be formed on the lower surface of the first interlayer insulating layer 106 as an etch stop layer.

이러한 제 1 층간 절연막(106)의 형성 후, 그 상부에 제 2 질화막(108) 및 포토레지스트를 도포하고, 사진 공정을 진행하여 비아 영역을 정의하는 제 1 포토레지스트 패턴(110)을 형성한다. 이때, 제 2 질화막(108)은, 후술하는 제 2 층간 절연막의 식각 정지 역할을 한다.After the formation of the first interlayer insulating film 106, the second nitride film 108 and the photoresist are applied thereon, and a photolithography process is performed to form the first photoresist pattern 110 defining the via region. In this case, the second nitride film 108 serves as an etch stop of the second interlayer insulating film to be described later.

도 1b에서는, 포토레지스트 패턴(110)에 의해 드러나는 제 2 질화막(108)과 제 1 층간 절연막(106)의 일부를 건식 식각하여 비아 정의 영역(A)을 형성한다. 도 1b에서 도면부호 106'과 108'은 건식 식각 이후의 제 1 층간 절연막 및 제 2 질화막을 각각 나타낸다.In FIG. 1B, the via defining region A is formed by dry etching a portion of the second nitride film 108 and the first interlayer insulating film 106 exposed by the photoresist pattern 110. In FIG. 1B, reference numerals 106 ′ and 108 ′ denote the first interlayer insulating film and the second nitride film after dry etching, respectively.

이후, 도 1c에서는 제 1 포토레지스트 패턴(110)을 제거하고, 그 상부에 다마신 기법으로 상부 금속배선을 형성하기 위한 제 2 층간 절연막(112)을 형성한다. 그리고 제 2 층간 절연막(112) 상부에 포토레지스트를 도포하고, 사진 공정을 진행하여 트렌치 영역을 정의하는 제 2 포토레지스트 패턴(114)을 형성한다.Subsequently, in FIG. 1C, the first photoresist pattern 110 is removed, and a second interlayer insulating layer 112 is formed on the upper portion of the second interlayer insulating layer 112 to form an upper metal wiring by a damascene technique. Then, a photoresist is applied on the second interlayer insulating layer 112, and a photo process is performed to form a second photoresist pattern 114 defining a trench region.

도 1d에서는, 제 2 포토레지스트 패턴(114)에 의해 드러나는 제 2 층간 절연막(112)을 건식 식각하여 배선 영역용 트렌치를 형성함과 동시에, 제 2 질화막(108') 및 제 1 층간 절연막(106')을 건식 식각하여 비아를 형성한다. 이때의 제 2 질화막(108')은 제 2 층간 절연막(112)의 식각 정지막으로서의 역할을 하며, 도 1d에서 도면부호 106'' 및 112'는 건식 식각 이후의 제 1 층간 절연막 및 제 2 층간 절연막을 각각 나타낸다.In FIG. 1D, the second interlayer insulating film 112 exposed by the second photoresist pattern 114 is dry etched to form trenches for the wiring region, and at the same time, the second nitride film 108 ′ and the first interlayer insulating film 106 are formed. Dry etch to form vias. At this time, the second nitride film 108 'serves as an etch stop film of the second interlayer insulating film 112, and in FIG. 1D, reference numerals 106' 'and 112' denote the first interlayer insulating film and the second interlayer after dry etching. Each insulating film is shown.

그런 다음 도 1e에 도시된 바와 같이, 제 2 포토레지스트 패턴(114)을 제거한 후, 비아 영역의 제 1 질화막(104)을 제거한다. 이때, 제 1 질화막(104)은 동일 장비에서 식각 스텝만 다르게 하여 제거될 수 있으며, 도 1e에서 도면부호 104'는 이와 같은 식각 스텝 이후의 제 1 질화막을 나타낸다.Then, as shown in FIG. 1E, after the second photoresist pattern 114 is removed, the first nitride film 104 of the via region is removed. In this case, the first nitride film 104 may be removed by different etching steps in the same equipment. In FIG. 1E, reference numeral 104 ′ denotes the first nitride film after the etching step.

이후 도 1f 및 도 1g에서는, 듀얼 다마신의 금속배선 제조 공정을 실시하여 비아와 트렌치 내에 금속재료(114), 예컨대 구리를 매립하고, 이를 평탄화하여 구리배선(112')을 형성한다.1F and 1G, the metallization process of dual damascene is performed to bury the metal material 114, for example, copper, in the vias and trenches, and planarize the copper material 112 ′.

도 2는 상술한 도 1a 내지 도 1g의 공정을 거쳐 제작된 반도체 금속배선의 실제 단면을 예시한 것이다. 도 2에서 도면부호 a에 비해, 도면부호 b는 금속배선의 두께가 3배정도 더 두껍게 형성됨을 알 수 있다. 이렇게 금속배선의 두께에 차이가 날 경우, 도 1a 내지 도 1g의 공정 과정을 거치게 되면 아이솔레이트 비아(isolate via) 영역과 덴스 비아(dense via) 영역에서 식각량의 차이가 발생할 수 있다.FIG. 2 illustrates an actual cross-section of the semiconductor metal wiring fabricated through the process of FIGS. 1A to 1G described above. Compared with reference numeral a in FIG. 2, reference numeral b indicates that the thickness of the metal wiring is about three times thicker. When the thickness of the metal wiring is different, the etching amount may occur in the isolated via region and the dense via region when the process of FIGS. 1A to 1G is performed.

도 3은 도 2의 도면부호 b의 비아 저항을 측정한 결과이다. 웨이퍼의 중앙부분에서 비아가 오픈되지 않는 경우가 발생됨을 알 수 있다.3 is a result of measuring the via resistance of reference numeral b of FIG. 2. It can be seen that vias do not open in the center of the wafer.

도 4a 및 도 4b는 웨이퍼의 중앙 부분의 실제 단면을 예시한 것이다.4A and 4B illustrate an actual cross section of the central portion of the wafer.

도 4a는 단일의 비아가 형성되는 아이솔레이트 비아 영역이고, 도 4b는 여러 개의 비아가 밀집되어 있는 덴스 비아 영역이다.FIG. 4A is an isolated via region in which a single via is formed, and FIG. 4B is a dense via region in which several vias are concentrated.

도 4a에서 알 수 있듯이, 덴스 비아 영역은 모든 비아가 오픈되어 있으나, 아이솔레이트 비아 영역에서는 비아가 완전히 오픈되지 않음을 알 수 있다. 이러한 현상은 도 2의 도면부호 a를 형성하는 경우에는 발생하지 않으나, 도면부호 b를 형성하는 경우에만 발생하고 있다. 이는 절연막을 식각할 때 웨이퍼 내의 식각량의 차이로 인해 발생한다.As can be seen in FIG. 4A, although all vias are open in the dense via region, the vias are not completely opened in the isolated via region. This phenomenon does not occur when the reference numeral a of FIG. 2 is formed, but only when the reference numeral b is formed. This is caused by the difference in the amount of etching in the wafer when etching the insulating film.

즉, 종래의 다마신 기법이 적용되는 반도체 금속배선 형성 방법에서는, 비아 영역들 간의 식각량 차이로 인해, 동일한 웨이퍼 내에서 비아가 오픈(open)되는 부분과 오픈되지 못하는 부분이 발생될 수 있으며, 이러한 현상은 반도체 소자의 불량을 초래하고 결과적으로 수율(yield)에 악영향을 끼치게 된다.That is, in the method of forming a semiconductor metal wiring in which the conventional damascene technique is applied, due to the difference in etching amount between the via regions, a portion where a via is opened and a portion that cannot be opened may occur in the same wafer. This phenomenon results in a defect of the semiconductor device and consequently adversely affects the yield.

이에 본 발명은, 반도체 금속배선 공정에서 비아 영역에 추가적인 질화막을 형성하여 비아 영역에 대한 식각량의 차이를 최소화하여 비아의 오픈 영역 신뢰도를 높일 수 있는 방안을 제안하고자 한다.Accordingly, the present invention is to propose a method of increasing the open area reliability of the via by minimizing the difference in the etching amount to the via region by forming an additional nitride film in the via region in the semiconductor metallization process.

본 발명의 과제를 해결하기 위한 일 실시예에 따르면, 하부 금속배선이 형성된 반도체 기판의 하부 구조물에 하부 층간 절연막을 형성하는 과정과, 상기 하부 층간 절연막 상부에 제 1 식각 정지막을 형성한 후 비아 영역 정의를 위한 포토레지스트 패턴을 형성하는 과정과, 상기 비아 영역 정의를 위한 포토레지스트 패턴에 의해 드러나는 상기 제 1 식각 정지막 및 하부 층간 절연막의 일부를 식각하여 비아 정의 영역을 형성하는 과정과, 상기 비아 영역 정의를 위한 포토레지스트 패턴을 제거한 후 상기 제 1 식각 정지막 및 비아 정의 영역에 대해 제 2 식각 정지막을 증착하는 과정을 포함하는 반도체 소자의 금속배선 형성 방법을 제공한다.According to an embodiment of the present disclosure, a process of forming a lower interlayer insulating layer on a lower structure of a semiconductor substrate on which a lower metal wiring is formed, and forming a first etch stop layer on the lower interlayer insulating layer, and then forming a via region Forming a photoresist pattern for definition, etching a portion of the first etch stop layer and the lower interlayer insulating layer exposed by the photoresist pattern for defining the via region, and forming a via definition region; After removing the photoresist pattern for defining a region, a method of forming a metal wiring in a semiconductor device, the method comprising depositing a second etch stop layer on the first etch stop layer and the via definition region.

본 발명의 과제를 해결하기 위한 다른 실시예에 따르면, 하부 금속배선이 형성된 반도체 기판의 하부 구조물에 하부 층간 절연막을 형성하는 과정과, 상기 하부 층간 절연막 상부에 식각 정지막을 형성한 후 비아 영역 정의를 위한 포토레지스트 패턴을 형성하는 과정과, 상기 비아 영역 정의를 위한 포토레지스트 패턴에 의해 드러나는 상기 식각 정지막의 일부가 잔존하도록 식각하여 비아 정의 영역을 형성하는 과정을 포함하는 반도체 소자의 금속배선 형성 방법을 제공한다.According to another exemplary embodiment of the present invention, a process of forming a lower interlayer insulating layer on a lower structure of a semiconductor substrate on which a lower metal interconnection is formed, and defining a via region after forming an etch stop layer on the lower interlayer insulating layer Forming a via defining region by forming a photoresist pattern for forming the photoresist pattern and etching the remaining portion of the etch stop layer exposed by the photoresist pattern for defining the via region. to provide.

본 발명에 의하면, 반도체 비아 영역의 식각량의 차이로 인해 비아 영역이 오픈되지 않는 경우를 방지함으로써, 균일한 비아 콘택 및 금속저항을 제공하여 반도체 소자 제조에 있어 신뢰성을 높일 수 있다.According to the present invention, the via area is not opened due to the difference in the etching amount of the semiconductor via area, thereby providing uniform via contact and metal resistance, thereby increasing reliability in manufacturing a semiconductor device.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대하여 상세하게 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.

도 5는 본 발명의 일 실시예에 따른 반도체 소자의 금속배선 형성 방법을 설명하기 위한 공정 단면도이다.5 is a cross-sectional view illustrating a method of forming metal wirings of a semiconductor device in accordance with an embodiment of the present invention.

도 5에 도시된 바와 같이, 반도체 기판의 하부 구조물(200)에 금속배선 공정을 진행하여 금속, 예컨대 알루미늄(Al)을 증착하고 이를 패터닝하여 하부 금속배선(202)을 형성한다.As shown in FIG. 5, a metal wiring process is performed on the lower structure 200 of the semiconductor substrate to deposit a metal, for example, aluminum (Al), and to pattern the lower metal wiring 202.

그런 다음, 하부 금속배선(202)이 있는 반도체 기판의 하부 구조물(200) 전 면에 제 1 층간 절연막(206)으로서, 예컨대 BPSG(Boro Phospho Silicate Glass)를 증착하고 그 표면을 화학적기계적연마(CMP) 공정으로 평탄화한다. 이때, 제 1 층간 절연막(206)의 하부 면에는 식각 정지막으로서, 제 1 질화막(204)이 형성될 수 있다.Then, as a first interlayer insulating film 206, for example, BOSG (Boro Phospho Silicate Glass) is deposited on the entire surface of the lower structure 200 of the semiconductor substrate having the lower metallization 202, and the surface thereof is subjected to chemical mechanical polishing (CMP). ) To planarize. In this case, a first nitride layer 204 may be formed on the lower surface of the first interlayer insulating layer 206 as an etch stop layer.

이러한 제 1 층간 절연막(206)의 형성 후, 그 상부에 제 2 질화막(208) 및 포토레지스트를 도포하고, 사진 공정을 진행하여 비아 영역을 정의하는 제 1 포토레지스트 패턴(210)을 형성한다. 이때, 제 2 질화막(208)은, 후속되는 제 2 층간 절연막의 식각 정지막으로서의 역할을 한다.After the formation of the first interlayer insulating film 206, a second nitride film 208 and a photoresist are applied on the upper layer, and a photolithography process is performed to form a first photoresist pattern 210 defining a via region. At this time, the second nitride film 208 serves as an etch stop film of the subsequent second interlayer insulating film.

이때, 본 실시예에서는, 포토레지스트 패턴(210)에 의해 드러나는 제 2 질화막(208)을 건식 식각하여 비아 정의 영역(B)을 형성하는데, 비아 영역에 대한 식각량의 차이를 최소화하기 위한 버퍼(buffer)막으로 이용하기 위하여 제 2 질화막(208)의 일부가 잔존하도록 제 2 질화막(208)을 식각 처리하는 것을 특징으로 한다. 즉, 종래와 같이 비아 영역에서의 제 2 질화막(208)을 모두 식각 처리하는 것이 아니라, 비아 영역에서의 제 2 질화막(208)의 일부가 남아있도록 식각 처리하는 것이다.In this embodiment, the second nitride layer 208 exposed by the photoresist pattern 210 is dry-etched to form the via defining region B. A buffer for minimizing the difference in the amount of etching with respect to the via region is formed. The second nitride film 208 is etched so that a part of the second nitride film 208 remains in order to use it as a buffer film. In other words, instead of etching the second nitride film 208 in the via region as in the prior art, the etching process is performed so that a part of the second nitride film 208 remains in the via region.

그런 다음, 도면에는 도시되지 않았으나, 제 2 층간 절연막 형성, 트렌치 및 비아 형성, 상부 금속배선 형성 등의 과정을 통해 반도체 소자의 금속배선 형성 과정을 완료한다.Then, although not shown in the drawing, the process of forming the metal wiring of the semiconductor device is completed through the process of forming the second interlayer insulating film, forming the trench and via, and forming the upper metal wiring.

이러한 후속 공정은 종래의 금속배선 과정과 중복되는 바, 도면부호를 참조하는 구체적인 설명은 생략하기로 한다.Since this subsequent process overlaps with the conventional metallization process, a detailed description with reference to the reference numerals will be omitted.

본 실시예는, 추가적인 공정 없이 비아 영역에서의 질화막이 잔존되도록 하여, 웨이퍼 내의 아이솔레이트(isolate) 비아 영역과 덴스(dense) 비아 영역에서의 비아 오픈 결과물이 모두 균일하게 이루어지도록 한다. 이러한 잔존 질화막이 모든 웨이퍼 내에서 일정하게 형성되기 위해서는, 보다 미세하고 정확한 공정 제어 기술이 전제되어져야 할 것이다.This embodiment allows the nitride film to remain in the via region without further processing so that the via open results in both the isolated via region and the dense via region in the wafer are uniform. In order for these remaining nitride films to be formed uniformly in all wafers, finer and more accurate process control techniques will have to be premised.

한편, 도 6a 내지 도 6g는 본 발명의 다른 실시예에 따른 반도체 소자의 금속배선 형성 방법을 설명하기 위한 공정 순서도이다. 이하 이들 도면을 참조하여 본 실시예에 따른 반도체 소자의 금속배선 형성 방법을 설명하고자 한다.6A to 6G are flowcharts illustrating a method of forming metal wirings in a semiconductor device according to another exemplary embodiment of the present invention. Hereinafter, a method of forming metal wirings of a semiconductor device according to the present exemplary embodiment will be described with reference to these drawings.

도 6a에 도시된 바와 같이, 반도체 기판의 하부 구조물(300)에 금속배선 공정을 진행하여 금속, 예컨대 알루미늄(Al)을 증착하고 이를 패터닝하여 하부 금속배선(302)을 형성한다.As shown in FIG. 6A, a metal wiring process is performed on the lower structure 300 of the semiconductor substrate to deposit a metal, for example, aluminum (Al), and to pattern the lower metal wiring 302.

그런 다음, 하부 금속배선(302)이 있는 반도체 기판의 하부 구조물(300) 전면에 제 1 층간 절연막(306)으로서, 예컨대 BPSG를 증착하고 그 표면을 화학적기계적연마(CMP) 공정으로 평탄화한다. 이때, 제 1 층간 절연막(306)의 하부 면에는 식각 정지막으로서, 제 1 질화막(304)이 형성될 수 있다.A first interlayer insulating film 306, for example, BPSG, is deposited on the entire surface of the lower structure 300 of the semiconductor substrate with the lower metallization 302, and the surface thereof is planarized by a chemical mechanical polishing (CMP) process. In this case, a first nitride layer 304 may be formed on the lower surface of the first interlayer insulating layer 306 as an etch stop layer.

이러한 제 1 층간 절연막(306)의 형성 후, 그 상부에 제 2 질화막(308) 및 포토레지스트를 도포하고, 사진 공정을 진행하여 비아 영역을 정의하는 제 1 포토레지스트 패턴(310)을 형성한다. 이때, 제 2 질화막(308)은, 후술하는 제 2 층간 절연막의 식각 정지 역할을 한다.After the formation of the first interlayer insulating film 306, a second nitride film 308 and a photoresist are applied on the upper portion of the first interlayer insulating film 306, and a photolithography process is performed to form a first photoresist pattern 310 defining a via region. In this case, the second nitride film 308 serves as an etch stop of the second interlayer insulating film described later.

도 6b에서는, 제 1 포토레지스트 패턴(310)에 의해 드러나는 제 2 질화 막(308)과 제 1 층간 절연막(306)의 일부를 건식 식각하여 비아 정의 영역을 형성하는데, 이때 본 실시예에서는 제 2 질화막(308)의 두께를 조절하여 후속되는 추가 질화막의 증착에 따른 전체 질화막 두께가 변하지 않도록 하는 것을 특징으로 한다.In FIG. 6B, a portion of the second nitride film 308 and the first interlayer insulating film 306 exposed by the first photoresist pattern 310 is dry-etched to form a via defining region. The thickness of the nitride film 308 is adjusted so that the total nitride film thickness does not change due to subsequent deposition of the additional nitride film.

예컨대, 전체 질화막의 두께를 1000Å이라 가정했을 때, 후속되는 도 6c에서 추가적으로 증착되는 질화막의 두께가 약 500Å인 경우에 전체 질화막의 두께인 1000Å에 거의 일치하도록 제 2 질화막(308)의 두께를 약 500Å으로 조절하는 식각 공정이 선행되어져야 할 것이다. 이렇게 질화막의 전체 두께가 변경되지 않도록 제 2 질화막(308)을 식각하는 이유는, 금속배선 간의 질화막 두께가 변할 경우, 디바이스의 특성 차이를 가져올 수 있기 때문이다.For example, assuming that the thickness of the entire nitride film is 1000 mm, the thickness of the second nitride film 308 is approximately equal to 1000 mm, which is the thickness of the entire nitride film when the thickness of the nitride film additionally deposited in FIG. 6C is about 500 mm. The etching process to adjust to 500 should be preceded. The reason why the second nitride film 308 is etched so that the overall thickness of the nitride film is not changed is that the characteristics of the device may be changed when the thickness of the nitride film between the metal wires is changed.

도 6b에서 도면부호 306'과 308'은 이러한 식각 공정 이후의 제 1 층간 절연막 및 제 2 질화막을 각각 나타내며, 이러한 식각 공정이 완료되면 제 1 포토레지스트 패턴(310)을 제거한다.In FIG. 6B, reference numerals 306 ′ and 308 ′ represent the first interlayer insulating film and the second nitride film after the etching process, respectively. When the etching process is completed, the first photoresist pattern 310 is removed.

이후, 도 6c에서는 식각 처리되어 그 두께가 조절된 제 2 질화막(308')을 갖는 패턴 상부면에 대해, 본 실시예에 따른 제 3 질화막(310)을 추가적으로 증착한다. 이때, 제 3 질화막(310)은, 예컨대 전체 질화막 두께의 50% 두께로 얇게 증착될 수 있는데, 그 이유는 상술한 제 2 질화막(308')이 전체 질화막 두께의 50%로 이미 식각 처리되었기 때문에, 전체 질화막 두께의 변화가 없도록 하기 위함이다. 즉, 식각 처리된 제 2 질화막(308')의 두께와, 추가적으로 증착된 제 3 질화막(310)의 두께를 합한 두께는, 전체 질화막의 두께와 일치하도록 식각 및 증착 공 정을 진행함이 바람직하다. 이때, 제 3 질화막(310)은, 도 6c에서 알 수 있듯이, 비아 영역에 대해서도 균일한 두께로 증착된다.Subsequently, in FIG. 6C, a third nitride film 310 according to the present exemplary embodiment is further deposited on the pattern upper surface of the second nitride film 308 ′ which is etched to control its thickness. In this case, the third nitride film 310 may be thinly deposited, for example, 50% of the total nitride film thickness, since the aforementioned second nitride film 308 'is already etched at 50% of the total nitride film thickness. This is to ensure that there is no change in the overall nitride film thickness. That is, the thickness of the etched second nitride film 308 'and the thickness of the additionally deposited third nitride film 310 is preferably etched and deposited so as to match the thickness of the entire nitride film. . At this time, as shown in FIG. 6C, the third nitride film 310 is deposited to have a uniform thickness in the via region.

한편, 도 6d에서는, 상기 도 6c의 제 3 질화막(310) 상부에 다마신 기법으로 상부 금속배선을 형성하기 위한 제 2 층간 절연막(312)을 형성한다.Meanwhile, in FIG. 6D, a second interlayer insulating layer 312 is formed on the third nitride layer 310 of FIG. 6C to form the upper metal wiring by the damascene technique.

그리고 도 6e에서는, 제 2 층간 절연막(312) 상부에 포토레지스트를 도포하고, 사진 공정을 진행하여 트렌치 영역을 정의하는 제 2 포토레지스트 패턴(314)을 형성한다.In FIG. 6E, a photoresist is applied on the second interlayer insulating layer 312 and a photolithography process is performed to form a second photoresist pattern 314 defining a trench region.

도 6f에서는, 제 2 포토레지스트 패턴(314)에 의해 드러나는 제 2 층간 절연막(312) 및 제 3 질화막(310)의 일부를 건식 식각하여 배선 영역용 트렌치를 형성한다. 이때의 건식 식각은, 제 3 질화막(310)까지 진행되며, 제 2 질화막(308')은 제 2 층간 절연막(312)의 식각 정지막으로서의 역할을 한다. 도 6f에서 도면부호 310' 및 312'는 건식 식각 이후의 제 3 질화막 및 제 2 층간 절연막을 각각 나타낸다. 도 6f에서 알 수 있듯이, 추가적으로 형성된 비아 영역 내의 질화막(310)에 의해 트렌치 형성 후의 식각량의 차이가 보정될 수 있다. 즉, 제 3 질화막(310)과 제 2 층간 절연막(312) 간의 식각 선택비는 약 6∼7로서, 제 3 질화막(310)에 의해 제 2 층간 절연막(312) 식각시 발생하던 식각량 차이가 보정되게 된다.In FIG. 6F, portions of the second interlayer insulating film 312 and the third nitride film 310 exposed by the second photoresist pattern 314 are dry-etched to form trenches for wiring regions. At this time, the dry etching proceeds to the third nitride film 310, and the second nitride film 308 ′ serves as an etch stop film of the second interlayer insulating film 312. In FIG. 6F, reference numerals 310 ′ and 312 ′ denote the third nitride film and the second interlayer insulating film after dry etching, respectively. As can be seen in FIG. 6F, the difference in etching amount after trench formation may be corrected by the nitride layer 310 in the additionally formed via region. That is, the etching selectivity between the third nitride film 310 and the second interlayer insulating film 312 is about 6 to 7, and the difference in etching amount generated during the etching of the second interlayer insulating film 312 by the third nitride film 310 is different. Will be corrected.

그리고 도 6g에서는, 일부 식각된 제 3 질화막(310')의 하부면 및 제 1 층간 절연막(306')을 건식 식각하여 비아를 형성한다. 이때의 제 1 질화막(304)은 제 1 층간 절연막(306')의 식각 정지막으로서의 역할을 하며, 도 6g에서 도면부호 306''은 건식 식각 이후의 제 1 층간 절연막을 나타낸다.In FIG. 6G, vias are formed by dry etching the lower surface of the partially etched third nitride layer 310 ′ and the first interlayer insulating layer 306 ′. In this case, the first nitride film 304 serves as an etch stop film of the first interlayer insulating film 306 ′, and reference numeral 306 ″ in FIG. 6G denotes the first interlayer insulating film after dry etching.

그런 다음, 도면에는 도시되지 않았으나, 제 2 포토레지스트 패턴(314)을 제거한 후, 비아 영역의 제 1 질화막을 제거한다. 이때, 제 1 질화막은 동일 장비에서 식각 스텝만 다르게 하여 제거될 수 있을 것이다.Then, although not shown in the figure, the second photoresist pattern 314 is removed, and then the first nitride film of the via region is removed. In this case, the first nitride film may be removed by different etching steps in the same equipment.

끝으로, 듀얼 다마신의 금속배선 제조 공정을 실시하여 비아와 트렌치 내에 금속재료, 예컨대 구리를 매립하고, 이를 평탄화하여 구리배선을 형성한다.Finally, a metallization process of dual damascene is performed to fill a metal material, such as copper, in the vias and trenches, and planarize it to form copper interconnects.

이러한 후속 공정은 종래의 금속배선 과정과 중복되는 바, 도면부호를 참조하는 구체적인 설명은 생략하기로 한다.Since this subsequent process overlaps with the conventional metallization process, a detailed description with reference to the reference numerals will be omitted.

이상 설명한 바와 같이, 본 발명은 반도체 금속배선 공정에서 비아 영역에 대한 추가적인 질화막을 형성한 후 트렌치 및 비아를 형성함으로써, 아이솔레이션 비아 영역과 덴스 비아 영역 간의 식각량 차이를 최소화하여 균일한 비아 콘택을 구현할 수 있다.As described above, the present invention forms a trench and a via after forming an additional nitride film for the via region in the semiconductor metallization process, thereby minimizing the difference in etching amount between the isolation via region and the dense via region, thereby achieving uniform via contact. Can be.

한편, 지금까지 본 발명의 실시예에 대해 상세히 기술하였으나 본 발명은 이러한 실시예에 국한되는 것은 아니며, 후술하는 청구범위에 기재된 본 발명의 기술적 사상과 범주 내에서 당업자로부터 여러 가지 변형이 가능함은 물론이다.Meanwhile, the embodiments of the present invention have been described in detail, but the present invention is not limited to these embodiments, and various modifications may be made by those skilled in the art within the spirit and scope of the present invention described in the claims below. to be.

도 1a 내지 도 1g는 종래의 반도체 소자의 금속배선 형성 방법을 설명하는 공정 단면도,1A to 1G are cross-sectional views illustrating a method of forming metal wirings of a conventional semiconductor device;

도 2는 도 1a 내지 도 1g의 공정을 거쳐 제작된 반도체 금속배선의 단면 예시도,2 is a cross-sectional view illustrating a semiconductor metal wiring fabricated through the process of FIGS. 1A to 1G;

도 3은 도 2의 도면부호 b의 비아 저항 측정 결과 예시도,3 is a view illustrating a result of measuring via resistance of reference symbol b of FIG. 2;

도 4a 및 도 4b는 웨이퍼 중앙 부분의 단면 예시도,4A and 4B are cross sectional views of the center portion of the wafer;

도 5는 본 발명의 일 실시예에 따른 반도체 소자의 금속배선 형성 방법을 설명하는 공정 단면도,5 is a cross-sectional view illustrating a method of forming metal wirings of a semiconductor device in accordance with an embodiment of the present invention;

도 6a 내지 도 6g는 본 발명의 다른 실시예에 따른 반도체 소자의 금속배선 형성 방법을 설명하는 공정 단면도.6A to 6G are cross-sectional views illustrating a method of forming metal wirings in a semiconductor device in accordance with another embodiment of the present invention.

Claims (6)

하부 금속배선이 형성된 반도체 기판의 하부 구조물에 하부 층간 절연막을 형성하는 과정과,Forming a lower interlayer insulating film on the lower structure of the semiconductor substrate on which the lower metal wiring is formed; 상기 하부 층간 절연막 상부에 제 1 식각 정지막을 형성 한 후 비아 영역 정의를 위한 포토레지스트 패턴을 형성하는 과정과,Forming a photoresist pattern for defining a via region after forming a first etch stop layer on the lower interlayer insulating layer; 상기 비아 영역 정의를 위한 포토레지스트 패턴에 의해 드러나는 상기 제 1 식각 정지막 및 하부 층간 절연막의 일부를 식각하여 비아 정의 영역을 형성하는 과정과,Forming a via defining region by etching portions of the first etch stop layer and the lower interlayer insulating layer exposed by the photoresist pattern for defining the via region; 상기 비아 영역 정의를 위한 포토레지스트 패턴을 제거한 후 상기 제 1 식각 정지막 및 비아 정의 영역에 대해 제 2 식각 정지막을 증착하는 과정을 포함하는After removing the photoresist pattern for defining the via region, depositing a second etch stop layer on the first etch stop layer and the via definition region. 반도체 소자의 금속배선 형성 방법.Metal wiring formation method of a semiconductor device. 삭제delete 삭제delete 제 1 항에 있어서,The method of claim 1, 상기 반도체 소자의 금속배선 형성 방법은,The metal wiring forming method of the semiconductor device, 상기 제 2 식각 정지막 상부에 다마신 기법으로 상부 금속배선을 형성하기 위한 상부 층간 절연막을 형성하는 과정과,Forming an upper interlayer insulating layer on the second etch stop layer to form an upper metal line by a damascene technique; 상기 상부 층간 절연막 상부에 트렌치 영역 정의를 위한 포토레지스트 패턴을 형성하는 과정과,Forming a photoresist pattern for defining a trench region on the upper interlayer insulating layer; 상기 트렌치 영역 정의를 위한 포토레지스트 패턴에 의해 드러나는 상부 층간 절연막 및 제 2 식각 정지막의 일부를 식각하여 배선 영역용 트렌치를 형성하는 과정과,Etching a portion of the upper interlayer insulating layer and the second etch stop layer exposed by the photoresist pattern for defining the trench region to form a trench for the wiring region; 상기 일부 식각된 제 2 식각 정지막의 하부면 및 상기 하부 층간 절연막을 식각하여 비아를 형성하는 과정과,Etching the lower surface of the partially etched second etch stop layer and the lower interlayer insulating layer to form a via; 상기 비아 및 트렌치 내에 금속재료를 매립한 후 평탄화 공정을 진행하여 구리배선을 형성하는 과정을 더 포함하는And embedding a metal material in the vias and trenches to form a copper wiring by performing a planarization process. 반도체 소자의 금속배선 형성 방법.Metal wiring formation method of a semiconductor device. 제 4 항에 있어서,The method of claim 4, wherein 상기 제 2 식각 정지막은, 상기 상부 층간 절연막과 상이한 식각 선택비를 갖는 것을 특징으로 하는The second etch stop layer has an etching selectivity different from that of the upper interlayer insulating layer. 반도체 소자의 금속배선 형성 방법.Metal wiring formation method of a semiconductor device. 삭제delete
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