KR100459928B1 - Method of manufacture semiconductor device - Google Patents
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Abstract
본 발명은 콘택 마스크 정렬 오차를 개선시켜 공정 마진을 증가시키고, 섈로우 트렌치 소자분리막의 모서리 부분이 손상되지 않도록 하여 소자 특성 및 수율을 증가시킨 반도체 소자의 제조 방법을 개시한다. 개시된 본 발명의 방법은, 실리콘 기판 상에 패드산화막과 패드질화막을 차례로 형성하는 단계와, 상기 패드질화막과 패드산화막 및 기판을 식각하여 트렌치를 형성하는 단계와, 상기 결과물에 대해 월 SAC 산화 및 월 산화 공정을 실시하는 단계와, 상기 결과물 상에 트렌치를 매립하도록 산화막을 형성하는 단계와, 상기 산화막을 화학적기계적연마 공정으로 평탄화하여 액티브 영역을 한정하는 소자분리막을 형성하는 단계와, 상기 패드질화막과 패드산화막을 제거하는 단계와, 상기 기판 액티브 영역 상에 게이트를 형성하는 단계와, 상기 결과물 상에 SiO2막으로 이루어진 식각방지층과 Si3N4막과 질화물 계열의 물질막 또는 LP/PE-TEOS 계열의 물질막 중의 어느 하나로 이루어진 식각정지층으로 된 이중 버퍼층을 형성하는 단계와, 상기 이중 버퍼층 상에 층간절연막을 형성하는 단계와, 상기 층간절연막과 식각정지층간 식각선택비를 이용해서 층간절연막을 식각하는 단계와, 상기 층간절연막이 식각되어 노출된 식각정지층과 그 아래의 식각방지층을 상기 식각정지층의 과도식각으로 함께 식각하는 단계를 포함한다.The present invention discloses a method of fabricating a semiconductor device in which the contact mask alignment error is improved to increase the process margin, and the edge portion of the shallow trench isolation layer is not damaged to increase device characteristics and yield. The disclosed method comprises the steps of sequentially forming a pad oxide film and a pad nitride film on a silicon substrate, etching the pad nitride film, the pad oxide film and the substrate to form a trench, and performing a monthly SAC oxidation and month on the resultant. Performing an oxidation process, forming an oxide film to fill a trench on the resultant, planarizing the oxide film by a chemical mechanical polishing process to form an isolation layer defining an active region, and forming the pad nitride film; Removing the pad oxide layer, forming a gate on the active region of the substrate, and forming an etch stop layer comprising a SiO 2 film, a Si 3 N 4 film, and a nitride-based material film or LP / PE-TEOS on the resultant product. Forming a double buffer layer comprising an etch stop layer made of any one of a series of material films, and the double buffer layer Forming an interlayer dielectric layer on the substrate; etching the interlayer dielectric layer using the etch selectivity between the interlayer dielectric layer and the etch stop layer; and etching the exposed etch stop layer and the etch stop layer below the etch barrier layer Etching together with transient etching of the stop layer.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 상세하게는, 콘택 마스크 정렬 오차를 개선시켜 공정 마진을 증가시키고, 콘택 식각시 섈로우 트렌치 소자분리막의 모서리 부분이 손상되지 않도록 하여 소자 특성 및 수율을 증가시킨 반도체 소자의 제조 방법에 관한 것이다.The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to improve contact mask alignment error, to increase process margins, and to prevent damage to edge portions of the trench trench isolation layer during contact etching, thereby improving device characteristics and yield. It relates to a method for manufacturing a semiconductor device having increased.
도 1a 내지 도 1d는 종래 기술에 의한 반도체 소자의 제조 방법을 설명하기 위한 단면도이다.1A to 1D are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the prior art.
먼저, 도 1a에 도시된 바와 같이, 실리콘 기판(1) 위에 버퍼 역할을 하는 패드산화막(2)과 산화를 억제하는 패드질화막(3)을 순차적으로 형성한다. 그런다음, 상기 패드질화막(3) 상에 소자 분리 영역을 노출시키기 위한 레지스트 패턴(도시되어 있지 않음)을 형성한다. 이때, 상기 레지스트 패턴은 얇은 폭의 소자 분리막을 형성하기위하여 해상도가 우수한 DUV(deep ultra violet)광원을 이용하여 형성한다. 이어서, 상기 레지스트 패턴을 마스크로 하여 패드질화막(3)과 패드산화막(2) 및 실리콘 기판(1)을 소정 깊이만큼 식각하여 섈로우 트랜치(4)를 형성한다.First, as shown in FIG. 1A, a pad oxide film 2 serving as a buffer and a pad nitride film 3 that inhibits oxidation are sequentially formed on the silicon substrate 1. Then, a resist pattern (not shown) for exposing the device isolation region is formed on the pad nitride film 3. In this case, the resist pattern is formed using a deep ultra violet (DUV) light source having excellent resolution to form a thin device isolation layer. Subsequently, the pad nitride film 3, the pad oxide film 2, and the silicon substrate 1 are etched by a predetermined depth using the resist pattern as a mask to form a narrow trench 4.
그 다음, 레지스트 패턴을 공지의 방법으로 제거한 후, 월(Wall) SAC(Self Align Contact) 산화 공정을 실시하여 기판 식각시 손상된 부위를 보상한 다음, 연이어, 월 산화(Wall Oxidation) 공정을 실시한다.Next, after removing the resist pattern by a known method, a wall SAC (Self Align Contact) oxidation process is performed to compensate for the damaged portion during substrate etching, followed by a wall oxidation process. .
다음으로, 도 1b에 도시된 바와 같이, 섈로우 트랜치(4)를 매립하도록 기판 결과물 상에 산화막을 형성한 후, 상기 산화막을 화학적기계적연마(CMP) 공정으로 평탄화시켜 액티브 영역을 한정하는 섈로우 트렌치 소자분리막(5)을 형성한다. 그런다음, 상기 섈로우 트랜치 소자분리막(5)의 높이를 낮게 하기 위해 습식 세정(Wet Cleaning)을 실시한다.Next, as shown in FIG. 1B, an oxide film is formed on the substrate resultant to fill the trench trench 4, and then the oxide film is flattened by a chemical mechanical polishing (CMP) process to define an active region. The trench device isolation film 5 is formed. Then, wet cleaning is performed to lower the height of the narrow trench device isolation layer 5.
그 다음, 도 1c에 도시된 바와 같이, 패드질화막 및 패드산화막을 제거한 후, 이온주입 공정을 위한 표면 산화(Surface Oxidation)를 실시하고, 이어서, 이온주입 공정을 통해 기판(1) 내에 웰(Well)(도시되어 있지 않음)을 형성한 다음, 게이트 산화를 실시하여 섈로우 트렌치 소자분리막(5)을 포함한 기판 결과물 상에 게이트산화막(6)을 형성한다.Next, as shown in FIG. 1C, after the pad nitride film and the pad oxide film are removed, surface oxidation is performed for the ion implantation process, and then the wells in the substrate 1 are subjected to the ion implantation process. ) (Not shown), and then gate oxidation is performed to form the gate oxide film 6 on the substrate product including the shallow trench isolation film 5.
그 다음, 도시하지 않았으나, 게이트산화막(6) 상에 게이트도전막을 형성한 후, 상기 게이트도전막과 게이트산화막을 패터닝하여 기판 액티브 영역 상에 게이트를 형성한다.다음으로, 도 1d에 도시된 바와 같이, 기판 결과물 상에 층간절연막(7)을 증착한 후, 액티브 영역의 일부분을 노출시키는 콘택홀(8)을 형성한다.Next, although not shown, a gate conductive film is formed on the gate oxide film 6, and then the gate conductive film and the gate oxide film are patterned to form a gate on the substrate active region. Next, as shown in FIG. 1D. Similarly, after the interlayer insulating film 7 is deposited on the substrate resultant, a contact hole 8 exposing a portion of the active region is formed.
여기서, 도 1d의 그림은 콘택 마스크 정렬 오차(Contact Mask Alignment Tolerance)(±0.04㎛)를 고려하여 나타낸 것이다.Here, the figure of FIG. 1D is shown in consideration of Contact Mask Alignment Tolerance (± 0.04 μm).
그러나, 상기와 같은 종래 반도체 소자의 제조 방법은 콘택 마스크 정렬 오차(Contact Mask Alignment Tolerance) 및 하부층 임계치수(Critical Dimension) 변화에 의한 콘택 과도(Contact Over) 식각에 의해 섈로우 트렌치 소자분리막의 모서리 부분(도 1d의 A 영역)에 각화 현상이 발생된다. 이렇게 각화 현상이 발생될 경우, 게이트 산화막 시닝(thining) 현상이 유발되어 트랜지스터의 드레인 전류와 드레인 전압 특성상에 험프(hump) 현상, 즉, 특정 드레인전압에서 드레인전류가 불규칙적으로 변화되는 현상이 나타나고, 소자의 작동에 요구되는 전원전압(Vcc)이 게이트에 인가되었을 때 트랜치 모서리부분에서 전기장의 크기가 선택적으로 증가되는 전기장집중효과가 발생하므로 누설전류가 증대되어 소자의 GOI(Gate Oxide Integrity) 특성이 열화된다. 이로 인해, 저 전력(Low Power) 및 고속(High speed) 소자를 구현하는데 어려움이 있다.However, the conventional method of manufacturing a semiconductor device as described above has a corner portion of the shallow trench isolation layer due to contact over etching due to a change in contact mask alignment error and a lower critical dimension. A keratinization phenomenon occurs in (region A of FIG. 1D). When the keratinization occurs in this manner, the gate oxide thinning phenomenon is induced, resulting in a hump phenomenon on the drain current and drain voltage characteristics of the transistor, that is, a phenomenon in which the drain current is irregularly changed at a specific drain voltage. When the supply voltage (Vcc) required to operate the device is applied to the gate, an electric field concentration effect occurs in which the size of the electric field is selectively increased at the corners of the trench, so that the leakage current increases and the gate oxide integrity (GOI) characteristic of the device is increased. Deteriorates. As a result, it is difficult to implement low power and high speed devices.
또한, 고집적과 저 전력 및 고속 소자를 구현하기 위해서는 트랜지스터가 오프 상태에서 누설 전류가 적어야 하고, 낮은 접합 누설 전류(Junction Leakage Current)가 요구되는 바, 액티브에 대한 콘택의 오버랩 마진(Overlap Margin)이 매우 중요한데, 종래 반도체 소자의 제조 방법에 있어서, 0.13㎛ 기술 이하에서는 이미 액티브에 대한 콘택 마스크 정렬 오차가 ±0.04㎛로 액티브에서 콘택 오버랩 디자인 룰(Contact Overlap Design Rule)(0.07㎛)과 거의 동일하며, 이로 인해, 공정 마진(Process Margin)이 거의 없는 상태{'0(zero)'}이다.In addition, to achieve high integration, low power, and high speed devices, the transistor needs to have a low leakage current in the off state, and a low junction leakage current is required. Therefore, the overlap margin of the contact to the active is increased. Very important, in the method of manufacturing a conventional semiconductor device, the contact mask alignment error for the active is less than ± 0.04㎛ in the 0.13㎛ technology or less is almost the same as the Contact Overlap Design Rule (0.07㎛) in the active Therefore, there is almost no process margin {'0 (zero)'}.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 액티브 영역에서의 콘택 마스크 정렬 오차를 개선시킴으로써 공정 마진을 증가시킬 수 있는 반도체 소자의 제조 방법을 제공함에 그 목적이 있다.또한, 본 발명은 콘택 식각시 섈로우 트렌치 소자분리막의 모서리 부분이 손상되지 않도록 함으로써 소자 특성 및 수율을 증가시킬 수 있는 반도체 소자의 제조 방법을 제공함에 그 다른 목적이 있다.Accordingly, an object of the present invention is to provide a method of fabricating a semiconductor device capable of increasing process margins by improving contact mask alignment errors in an active region. In addition, another object of the present invention is to provide a method of manufacturing a semiconductor device capable of increasing device characteristics and yield by not damaging the edge portion of the trench trench isolation layer during contact etching.
도 1a 내지 도 1d는 종래 기술에 의한 반도체 소자의 제조 방법을 설명하기 위한 단면도1A to 1D are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the prior art.
도 2a 내지 도 2f는 본 발명에 의한 반도체 소자의 제조 방법을 설명하기 위한 단면도2A to 2F are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the present invention.
*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
1 : 실리콘 기판 2 : 패드산화막1 silicon substrate 2 pad oxide film
3 : 패드질화막 4 : 섈로우 트렌치3: pad nitride film 4: yellow trench
5 : 섈로우 트렌치 소자분리막 6 : 게이트산화막5: Fellow trench isolation film 6: gate oxide film
11 : SiO2막 12 : Si3N4막11: SiO 2 film 12: Si 3 N 4 film
13 : 층간절연막13: interlayer insulating film
상기와 같은 목적을 달성하기 위하여, 본 발명은, 실리콘 기판 상에 패드산화막과 패드질화막을 차례로 형성하는 단계; 상기 패드질화막과 패드산화막 및 기판을 식각하여 트렌치를 형성하는 단계; 상기 기판 결과물에 대해 월 SAC 산화 및 월 산화 공정을 실시하는 단계; 상기 결과물 상에 트렌치를 매립하도록 산화막을 형성하는 단계; 상기 산화막을 화학적기계적연마 공정으로 평탄화하여 액티브 영역을 한정하는 섈로우 트렌치 소자분리막을 형성하는 단계; 상기 패드질화막과 패드산화막을 제거하는 단계; 상기 기판 액티브 영역 상에 게이트를 형성하는 단계; 상기 기판 결과물 상에 SiO2막으로 이루어진 식각방지층과 Si3N4막과 질화물 계열의 물질막 및 LP/PE-TEOS 계열의 물질막으로 구성된 그룹으로부터 선택되는 어느 하나의 막으로 이루어진 식각정지층으로 된 이중 버퍼층을 형성하는 단계; 상기 이중 버퍼층 상에 층간절연막을 형성하는 단계; 상기 층간절연막과 식각정지층간 식각선택비를 이용해서 상기 층간절연막을 콘택 마스크를 이용하여 식각하는 단계; 및 상기 층간절연막이 식각되어 노출된 식각정지층과 그 아래의 식각방지층을 상기 식각정지층의 과도 식각을 통해 함께 식각하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.In order to achieve the above object, the present invention comprises the steps of sequentially forming a pad oxide film and a pad nitride film on a silicon substrate; Etching the pad nitride film, the pad oxide film, and the substrate to form a trench; Performing a monthly SAC oxidation and monthly oxidation process on the substrate result; Forming an oxide film to fill a trench on the resultant product; Planarizing the oxide film by a chemical mechanical polishing process to form a narrow trench isolation layer for defining an active region; Removing the pad nitride film and the pad oxide film; Forming a gate on the substrate active region; An etch stop layer comprising an etch stop layer consisting of an SiO 2 film, an Si 3 N 4 film, a nitride material layer, and an LP / PE-TEOS type material layer on the substrate product Forming a double buffer layer; Forming an interlayer insulating film on the double buffer layer; Etching the interlayer dielectric layer using a contact mask using an etch selectivity between the interlayer dielectric layer and the etch stop layer; And etching the etch stop layer exposed by etching the interlayer insulating layer and the etch stop layer under the etch stop through transient etching of the etch stop layer.
(실시예)이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.Embodiments Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 2a 내지 도 2f는 본 발명에 의한 반도체 소자의 제조 방법을 설명하기 위한 단면도이다. 여기서, 도 1a 내지 도 1d와 동일한 부분은 동일한 도면부호로 나타낸다.2A to 2F are cross-sectional views illustrating a method for manufacturing a semiconductor device according to the present invention. 1A to 1D are denoted by the same reference numerals.
도 2a를 참조하면, 실리콘 기판(1) 상에 버퍼 역할을 하는 패드산화막(2)과 산화를 억제하는 패드질화막(3)을 순차적으로 형성한다. 그런다음, 상기 패드질화막(3) 상에 소자 분리 영역을 노출시키기 위한 레지스트 패턴(도시되어 있지 않음)을 형성한다. 이때, 상기 레지스트 패턴은 얇은 폭의 소자분리막을 형성하기 위하여 해상도가 우수한 DUV(deep ultra violet)광원을 이용하여 형성한다.Referring to FIG. 2A, a pad oxide film 2 serving as a buffer and a pad nitride film 3 for inhibiting oxidation are sequentially formed on the silicon substrate 1. Then, a resist pattern (not shown) for exposing the device isolation region is formed on the pad nitride film 3. In this case, the resist pattern is formed using a deep ultra violet (DUV) light source having excellent resolution in order to form a thin device isolation layer.
다음으로, 상기 레지스트 패턴을 식각 마스크로 하여 패드질화막(3)을 식각하고, 연이어서, 패드산화막(2)과 실리콘 기판(1)의 소정 깊이만큼을 식각하여 섈로우 트랜치(4)를 형성한다. 그런다음, 상기 레지스트 패턴을 공지의 방법으로 제거한 후, 기판 결과물에 대해 월 SAC 산화를 실시하여 기판 트렌치 식각시의 손상 부위를 보상한 다음, 연이어, 월 산화 공정을 실시한다.Next, the pad nitride film 3 is etched using the resist pattern as an etch mask, followed by etching a predetermined depth of the pad oxide film 2 and the silicon substrate 1 to form a narrow trench 4. . Thereafter, the resist pattern is removed by a known method, and the substrate resultant is subjected to monthly SAC oxidation to compensate for the damage at the time of substrate trench etching, followed by the monthly oxidation process.
도 2b를 참조하면, 섈로우 트랜치(4)를 매립하도록 기판 결과물 상에 산화막을 매립한 후, 상기 산화막을 화학적기계적연마(CMP) 공정으로 평탄화시켜 액티브 영역을 한정하는 섈로우 트렌치 소자분리막(5)을 형성한다. 그런다음, 상기 섈로우 트랜치 소자분리막(5)의 높이를 낮게 하기 위해 습식 세정(Wet Cleaning)을 실시한다. 이때, 상기 습식 세정은 기판 표면으로부터 섈로우 트렌치 소자분리막(5)의 높이가 200∼300Å이 되도록 수행함이 바람직하다.Referring to FIG. 2B, an oxide film is buried in the substrate resultant to fill the trench trench 4, and then the oxide trench device isolation film 5 is planarized by chemical mechanical polishing (CMP) to define an active region. ). Then, wet cleaning is performed to lower the height of the narrow trench device isolation layer 5. At this time, the wet cleaning is preferably performed so that the height of the trench trench isolation film 5 is 200-300 kPa from the substrate surface.
도 2c를 참조하면, 패드질화막과 패드산화막을 제거한 후, 이온주입 공정을 위한 표면 산화(Surface Oxidation) 공정을 실시하고, 연이어, 이온주입 공정을 통해 기판 내에 웰(도시되어 있지 않음)을 형성한다. 그런다음, 섈로우 트렌치 소자분리막(5)을 포함한 기판 결과물 상에 게이트 산화 공정을 통해 게이트산화막(6)을 형성한다.Referring to FIG. 2C, after the pad nitride film and the pad oxide film are removed, a surface oxidation process for an ion implantation process is performed, and a well (not shown) is formed in the substrate through an ion implantation process. . Then, the gate oxide film 6 is formed on the substrate product including the trench trench isolation layer 5 through a gate oxidation process.
도 2d를 참조하면, 게이트산화막(6) 상에 식각방지층으로서 SiO2막(11)을 형성한 후, 그 위에 콘택 식각시의 식각정지층으로서 Si3N4막(12)을 형성하고, 이를 통해, 후속하는 콘택 식각시에 이용할 이중 버퍼층(SiO2/Si3N4)을 구성한다. 여기서, 상기 식각방지층인 SiO2막(11)은 100∼300Å의 두께로 형성하며, 상기 식각정지층인 Si3N4막(12)은 300∼500Å의 두께로 형성함이 바람직하다.Referring to FIG. 2D, after forming the SiO 2 film 11 as an etch stop layer on the gate oxide film 6, a Si 3 N 4 film 12 is formed thereon as an etch stop layer during contact etching. Through this, a double buffer layer (SiO 2 / Si 3 N 4 ) to be used for subsequent contact etching is formed. Here, the SiO 2 film 11, which is the etch stop layer, is formed to a thickness of 100 to 300 GPa, and the Si 3 N 4 film 12, which is the etch stop layer, is preferably formed to a thickness of 300 to 500 GPa.
도 2e를 참조하면, 상기 이중 버퍼층(SiO2/Si3N4) 상에 층간절연막(13)을 형성한다. 그런다음, 콘택 마스크를 이용하여 식각정지층인 Si3N4막(12)이 드러나도록 상기 층간절연막(13)을 식각한다. 이때, 상기 층간절연막(13)의 식각은 식각정지층인 Si3N4막(12)과의 식각 선택비를 이용하여 수행한다.Referring to FIG. 2E, an interlayer insulating layer 13 is formed on the double buffer layer SiO 2 / Si 3 N 4 . Then, the interlayer insulating layer 13 is etched using a contact mask to expose the Si 3 N 4 film 12 as an etch stop layer. In this case, etching of the interlayer insulating layer 13 is performed by using an etching selectivity with the Si 3 N 4 film 12 which is an etching stop layer.
도 2f를 참조하면, 상기 층간절연막(13)이 식각되어 노출된 식각정지층인 Si3N4막(12)을 건식식각 공정을 통해 식각한다. 이때, 상기 Si3N4막(12)의 건식식각은 과도(Over) 식각 공정으로 진행하며, 이를 통해, 그 아래에 있는 식각방지층인 SiO2막(11)이 함께 식각되도록 한다. 이 경우, 상기 상기 Si3N4막(12)의 식각은 섈로우 트렌치 소자분리막(5)의 높이에 따라 과도 식각의 목표를 정하여 수행함이 바람직하다.Referring to FIG. 2F, the Si 3 N 4 film 12, which is an etch stop layer exposed by etching the interlayer insulating layer 13, is etched through a dry etching process. In this case, the dry etching of the Si 3 N 4 film 12 proceeds to an over etching process, thereby allowing the SiO 2 film 11, which is an etch stop layer below, to be etched together. In this case, the etching of the Si 3 N 4 film 12 is preferably performed by setting the target of the transient etching in accordance with the height of the narrow trench isolation layer (5).
여기서, 본 발명의 방법은 층간절연막(13) 아래에 식각정지층인 Si3N4막(12)과 식각방지층인 SiO2막(11)의 이중 버퍼층을 배치시킨 상태로 상기 Si3N4막(12)과의 식각선택비를 이용해서 상기 층간절연막(13)을 식각하므로, 액티브 영역에서의 콘택 마스크 정렬 오차를 개선시킴으로써 공정 마진을 증가시킬 수 있다.특히, 본 발명의 방법은 상기 층간절연막(13)의 식각을 식각정지층인 Si3N4막(12)과의 식각선택비를 이용해서 수행하고, 또한, 식각정지층인 Si3N4막(12) 아래에 식각방지층인 SiO2막(11)을 배치시킨 상태로 상기 Si3N4막(12)의 과도식각을 통해 상기 SiO2막(11)을 함께 식각하는 것을 통해 최종적으로 콘택홀을 형성하므로, 상기 콘택홀을 형성하기 위한 식각 공정에서 섈로우 트렌치 소자분리막(5)의 모서리 부분이 손상되는 현상이 일어나지 않도록 할 수 있으며, 따라서, 소자 특성 및 수율을 증가시킬 수 있다.Here, the method of the present invention is an interlayer insulating film 13, an etch stop under the layer of Si 3 N 4 film 12 and the etching stop layer of SiO 2 double the buffer layer in which arrangement Si 3 N 4 film of the film 11 Since the interlayer insulating film 13 is etched using the etching selectivity with (12), the process margin can be increased by improving the contact mask alignment error in the active region. In particular, the method of the present invention provides the interlayer insulating film. The etching of (13) was performed using the etching selectivity with the Si 3 N 4 film 12 serving as the etch stop layer, and further, the SiO 2 serving as the etch stop layer under the Si 3 N 4 film 12 serving as the etch stop layer. Since the contact hole is finally formed by etching together the SiO 2 film 11 through the transient etching of the Si 3 N 4 film 12 with the film 11 disposed thereon, the contact hole is formed. In the etching process for the edge portion of the trench trench isolation layer 5 is not damaged Can be avoided, and thus device properties and yield can be increased.
한편, 전술한 본 발명의 실시예에서는 식각정지층으로서 Si3N4막을 적용하였으나, 그 이외에 질화물(Nitrider) 계열의 물질을 적용할 수도 있으며, 또한, LP/PE-TEOS 계열의 물질을 적용할 수도 있다.Meanwhile, although the Si 3 N 4 film is applied as the etch stop layer in the above-described embodiment of the present invention, a nitride-based material may also be applied, and an LP / PE-TEOS-based material may also be applied. It may be.
이상에서와 같이, 본 발명은 섈로우 트렌치 소자분리막을 형성한 후, 이중 버퍼층(SiO2/Si3N4)을 형성해 줌으로써, 액티브 영역에서의 콘택 마스크 정렬 오차를 0.05㎛ 이상 개선시킬 수 있으며, 이에 따라, 그 만큼의 공정 마진을 얻을 수 있다. 또한, 본 발명은 액티브 영역에 대한 콘택 마이너스 오버랩(Contact Minus Overlap)에 따른 섈로우 트렌치 소자분리막의 모서리 영역에서의 콘택 과도 식각으로 인한 실리콘 기판의 손상을 방지해 줌으로써, 접합 누설 전류를 줄일 수 있고, 이에 따라, 다른 파라메터(Parameter)의 특성저하 없이 소자 특성 및 수율을 증가시킬 수 있다.As described above, according to the present invention, after forming the trench trench isolation layer, the double buffer layer (SiO 2 / Si 3 N 4 ) is formed to improve the contact mask alignment error in the active region by 0.05 μm or more. As a result, the process margin as much as that can be obtained. In addition, the present invention can reduce the junction leakage current by preventing damage to the silicon substrate due to contact overetch in the corner region of the shallow trench isolation layer due to contact minus overlap of the active region Accordingly, device characteristics and yield can be increased without degrading the characteristics of other parameters.
이상, 전술한 본 발명의 바람직한 실시예는 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이고, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.As described above, preferred embodiments of the present invention are disclosed for purposes of illustration, and those skilled in the art will be able to make various modifications, changes, additions, and the like within the spirit and scope of the present invention, and such modifications may be made to the following claims. It should be seen as belonging.
Claims (12)
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