KR100762865B1 - method for manufacturing of flash memory device - Google Patents

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Abstract

본 발명은 셀 동작 오류를 방지하면서 커플링 비율(Couupling Ratio)을 증가시킬 수 있는 플래쉬 메모리 소자의 제조방법에 관한 것이다.The present invention relates to a method of manufacturing a flash memory device capable of increasing a coupling ratio while preventing a cell operation error.

본 발명의 플래쉬 메모리 소자의 제조방법은 활성영역과 소자격리 영역을 갖는 반도체 기판에 있어서, 상기 기판상에 제 1 절연막을 증착한 후, 상기 활성영역에 남도록 선택적으로 패터닝하는 단계, 상기 제 1 절연막을 마스크로 이용하여 상기 소자격리 영역의 기판을 소정깊이로 식각하여 트랜치를 형성하는 단계, 상기 트랜치를 포함한 제 1 절연막상에 제 2 절연막을 증착하고, 평탄화한 후, 상기 제 1 절연막을 제거하여 소자격리 영역에 필드 산화막을 형성하는 단계, 상기 결과물 상부에 게이트 절연막을 형성하고, 상기 필드 산화막과 오버랩 되도록 플로팅 게이트를 형성하는 단계, 상기 플로팅 게이트상에 유전체막을 형성한 후, 컨트롤 게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.In the method of manufacturing a flash memory device of the present invention, in a semiconductor substrate having an active region and a device isolation region, after depositing a first insulating film on the substrate, selectively patterning the first insulating film to remain in the active region, the first insulating film Forming a trench by etching the substrate of the device isolation region to a predetermined depth by using a mask, depositing a second insulating film on the first insulating film including the trench, and planarizing, and then removing the first insulating film. Forming a field oxide film in the device isolation region, forming a gate insulating film on the resultant, forming a floating gate to overlap the field oxide film, forming a dielectric film on the floating gate, and then forming a control gate Characterized in that it comprises a step.

Description

플래쉬 메모리 소자의 제조방법{method for manufacturing of flash memory device}Method for manufacturing of flash memory device

도 1a 내지 도 1c는 종래의 플래쉬 메모리 소자의 제조방법을 나타낸 공정 단면도1A to 1C are cross-sectional views illustrating a method of manufacturing a conventional flash memory device.

도 2a 내지 도 2c는 본 발명의 일실시예에 따른 플래쉬 메모리 소자의 제조방법을 나타낸 공정 단면도2A through 2C are cross-sectional views illustrating a method of manufacturing a flash memory device according to an embodiment of the present invention.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

100 : 기판 101 : 제 1 절연막100 substrate 101 first insulating film

102 : 트랜치 103 : 필드 산화막102: trench 103: field oxide film

104 : 게이트 절연막 105a : 플로팅 게이트104: gate insulating film 105a: floating gate

106 : 유전체막 107a : 컨트롤 게이트106: dielectric film 107a: control gate

본 발명은 플래쉬 메모리 소자의 제조방법에 관한 것으로, 특히 셀 동작 오류를 방지하면서 커플링 비율(Couupling Ratio)을 증가시킬 수 있는 플래쉬 메모리 소자의 제조방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a flash memory device, and more particularly, to a method of manufacturing a flash memory device capable of increasing a coupling ratio while preventing a cell operation error.                         

도 1a 내지 도 1c는 종래의 플래쉬 메모리 소자의 제조방법을 나타낸 공정 단면도이다.1A to 1C are cross-sectional views illustrating a method of manufacturing a conventional flash memory device.

도 1a에 도시한 바와 같이 반도체 기판(10)에 활성영역과 소자격리 영역을 정의한 후, 소자격리 영역의 기판(10)을 소정깊이로 식각하여 트랜치를 형성한다.As shown in FIG. 1A, after the active region and the device isolation region are defined in the semiconductor substrate 10, a trench is formed by etching the substrate 10 in the device isolation region to a predetermined depth.

그리고 상기 트랜치을 포함한 전면에 절연막을 증착하고, 선택적으로 패터닝하여 필드 산화막(11)을 형성한다. 이때, 상기 소자격리 영역은 STI(Shallow Trench Isolation) 구조이다.An insulating film is deposited on the entire surface including the trench and selectively patterned to form the field oxide film 11. In this case, the device isolation region has a shallow trench isolation (STI) structure.

도 1b에 도시한 바와 같이 상기 기판(11) 전면에 게이트 절연막(12)을 형성한 후, 상기 게이트 절연막(12)상에 제 1 폴리 실리콘을 증착하고 선택적으로 패터닝하여 상기 활성영역에 플로팅 게이트(13)을 형성한다.As shown in FIG. 1B, after the gate insulating layer 12 is formed over the substrate 11, first polysilicon is deposited on the gate insulating layer 12 and selectively patterned to form a floating gate in the active region. 13).

이어, 상기 플로팅 게이트(13)을 포함한 상기 게이트 절연막(12)상에 유체막(14)을 형성한다.Subsequently, a fluid film 14 is formed on the gate insulating film 12 including the floating gate 13.

도 1c에 도시한 바와 같이 상기 필드 산화막(11)이 소정부분 노출되도록 상기 유체전막(14)을 선택적으로 식각한다.As shown in FIG. 1C, the fluid film 14 is selectively etched to expose a predetermined portion of the field oxide film 11.

이어, 상기 유전체막(14)을 포함한 상기 결과물 상부에 제 2 폴리 실리콘층을 증착하고 선택적올 패터닝하여 컨트롤 게이트(15)을 형성한다.Subsequently, a second polysilicon layer is deposited on the resultant including the dielectric layer 14 and selectively patterned to form a control gate 15.

그러나 상기와 같은 종래의 플래쉬 메모리 소자의 제조방법에 있어서는 다음과 같은 문제점이 있었다.However, the conventional method of manufacturing a flash memory device as described above has the following problems.

소자의 집접도를 향상시키기 위해 플로팅 게이트간의 공간을 최소 디자인 루 울(Design Rule)로 적용할 경우, 플로팅 게이트를 게이트 절연막 사이의 활성영역에 형성하므로 미스-얼라인(Mis-Align)이 발생될 수 있다. 따라서, 후 공정에 형성될 컨트롤 게이트 형성시 도 1c의 A 부분과 같이 플로팅 게이트 하부의 실리콘 표면과 컨트롤 게이트가 가깝게 형성되어 셀 동작의 오류를 유발시킨다.When the space between the floating gates is applied as a minimum design rule to improve the device's contactability, mis-alignment may occur because the floating gate is formed in the active region between the gate insulating layers. Can be. Therefore, when forming a control gate to be formed in a later process, the silicon surface under the floating gate and the control gate are formed close to each other as shown in part A of FIG.

이를 해결하기 위해 게이트 절연막은 크게 형성시켜야 하므도 이는 동일 위치내에서 셀 게이트의 폭 방향으로 크기가 줄어들게 되므로 셀 전류가 감소된다.In order to solve this problem, the gate insulating film must be large, but the size of the gate insulating film is reduced in the width direction of the cell gate within the same position, thereby reducing the cell current.

본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 플로팅 게이트 형성시 소자격리 영역에 형성되는 절연막의 단차를 이용하여 셀 동작 오류를 방지하고, 커플링 비율을 증가시킬 수 있는 플래쉬 메모리 소자의 제조방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problems, and manufactures a flash memory device that can prevent a cell operation error and increase a coupling ratio by using a step of an insulating layer formed in a device isolation region when forming a floating gate. The purpose is to provide a method.

상기와 같은 목적을 달성하기 위한 본 발명의 플래쉬 메모리 소자의 제조방법은 활성영역과 소자격리 영역을 갖는 반도체 기판에 있어서, 상기 기판상에 제 1 절연막을 증착한 후, 상기 활성영역에 남도록 선택적으로 패터닝하는 단계, 상기 제 1 절연막을 마스크로 이용하여 상기 소자격리 영역의 기판을 소정깊이로 식각하여 트랜치를 형성하는 단계, 상기 트랜치를 포함한 제 1 절연막상에 제 2 절연막을 증착하고, 평탄화한 후, 상기 제 1 절연막을 제거하여 소자격리 영역에 필드 산화막을 형성하는 단계, 상기 결과물 상부에 게이트 절연막을 형성하고, 상기 필드 산화막과 오버랩 되도록 플로팅 게이트를 형성하는 단계, 상기 플로팅 게이트상에 유전체막을 형성한 후, 컨트롤 게이트를 형성하는 단계를 포함하는 것을 특징으로 한 다.In the method of manufacturing a flash memory device of the present invention for achieving the above object, in a semiconductor substrate having an active region and a device isolation region, after depositing a first insulating film on the substrate, selectively to remain in the active region Patterning, etching the substrate in the device isolation region to a predetermined depth using the first insulating film as a mask, forming a trench, depositing and planarizing a second insulating film on the first insulating film including the trench Forming a field oxide film in the device isolation region by removing the first insulating film, forming a gate insulating film on the resultant product, and forming a floating gate to overlap the field oxide film, and forming a dielectric film on the floating gate. And then forming a control gate.

또한, 상기 제 1 절연막의 두께는 1200∼2000Å인 것을 특징으로 한다.The thickness of the first insulating film is 1200 to 2000 GPa.

또한, 상기 제 1 절연막 제거시 HF 및 BOE 공정을 통해 시간을 조절하여 상기 기판과 필드 산화막의 단차를 조절하는 것을 특징으로 한다.In addition, the step of controlling the step between the substrate and the field oxide film by adjusting the time through the HF and BOE process when removing the first insulating film.

또한, 상기 기판과 필드 산화막의 단차는 500∼1000Å인 것을 특징으로 한다.The step between the substrate and the field oxide film is 500 to 1000 mW.

또한, 상기 플로팅 게이트 형성 단계는, 상기 게이트 절연막 상에 제 1 폴리 실리콘층을 증착한 후, CMP(Chemical Mechanical Polishing), ACE(Advanced Chemical Etching) 및 에치 백 중 어느 하나의 공정을 이용하여 평탄화하는 단계; 및 상기 필드 산화막과 오버랩 되도록 제 1 폴리 실리콘층을 선택적으로 식각하는 단계;를 포함하는 것을 특징으로 한다.In addition, the forming of the floating gate may be performed by depositing a first polysilicon layer on the gate insulating layer, and then planarizing using any one of chemical mechanical polishing (CMP), advanced chemical etching (ACE), and etch back. step; And selectively etching the first polysilicon layer to overlap the field oxide layer.

또한, 상기 플로팅 게이트 형성시 경사를 갖도록 식각하는 것을 특징으로 한다.In addition, it is characterized in that the etching so as to have a slope when forming the floating gate.

(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다. (Example)
Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2a 내지 도 2c는 본 발명의 일실시예에 따른 플래쉬 메모리 소자의 제조방법을 나타낸 공정 단면도이다.2A to 2C are cross-sectional views illustrating a method of manufacturing a flash memory device according to an embodiment of the present invention.

도 2a에 도시한 바와 같이 반도체 기판(100)에 활성영역과 소자격리 영역을 정의한 후, 상기 기판(100) 전면에 제 1 절연막(101)을 증착한다. 이때, 상기 제 1 절연막(101)의 두께는 1200∼2000Å이다. As shown in FIG. 2A, the active region and the device isolation region are defined in the semiconductor substrate 100, and then the first insulating layer 101 is deposited on the entire surface of the substrate 100. At this time, the thickness of the first insulating film 101 is 1200 to 2000 kPa.                     

이어, 상기 제 1 절연막(101)을 선택적으로 패터닝한 후, 상기 제 1 절연막(101)을 마스크로 이용하여 상기 기판(100)을 소정깊이로 식각하여 트랜치(102)을 형성한다.Subsequently, after the first insulating layer 101 is selectively patterned, the trench 100 is formed by etching the substrate 100 to a predetermined depth by using the first insulating layer 101 as a mask.

도 2b에 도시한 바와 같이 상기 트랜치(102)를 포함한 제 1 절연막(101)상에 제 2 절연막을 증착한 후, 상기 제 1 절연막(101)을 스톱층으로 이용하여 CMP(Chemical Mechanical Polishing) 공정을 통해 소작격리 영역에 필드 산화막(13)을 형성한다.As shown in FIG. 2B, a second insulating film is deposited on the first insulating film 101 including the trench 102, and then a chemical mechanical polishing (CMP) process using the first insulating film 101 as a stop layer. The field oxide film 13 is formed in the small isolation region through the via.

이어, HF 또는 BOE 체미컬(Chemical) 공정을 이용하여 상기 제 1 절연막(101)을 제거함과 동시에 시간을 조절하여 상기 필드 산화막(103)의 두께를 조절한다. 즉, 상기 기판(100)과 필드 산화막(103)의 단차를 500∼1000Å으로 한다. 한편, 상기 소자격리 영역은 STI 구조이다.Subsequently, the thickness of the field oxide film 103 is controlled by removing the first insulating film 101 and controlling the time by using an HF or BOE chemical process. That is, the step between the substrate 100 and the field oxide film 103 is set to 500 to 1000 mW. Meanwhile, the device isolation region has an STI structure.

이어서, 상기 필드 산화막(103)을 포함한 기판(100) 전면에 게이트 절연막(104)을 형성한 후, 상기 게이트 절연막(104)상에 제 1 폴리 실리콘(105)을 증착한다.Subsequently, after the gate insulating film 104 is formed on the entire surface of the substrate 100 including the field oxide film 103, the first polysilicon 105 is deposited on the gate insulating film 104.

이때, 상기 제 1 폴리 실리콘(105)은 CMP, ACE(Advanced Chemical Etching), 에치 백(Etch Back) 중 어느 하나의 공정을 이용하여 평탄화한다.In this case, the first polysilicon 105 is planarized using any one of CMP, Advanced Chemical Etching (ACE), and Etch Back.

도 2c에 도시한 바와 같이 상기 제 1 폴리 실리콘(105)에 포토공정을 이용하여 선택적으로 식각하여 상기 필드 산화막(103)과 오버랩 되도록 플로팅 게이트(105a)를 형성한다.As illustrated in FIG. 2C, a floating gate 105a is formed on the first polysilicon 105 by using a photo process to be selectively etched so as to overlap with the field oxide layer 103.

여기서, 상기 제 1 폴리 실리콘(105) 식각 공정시 경사(slope)를 갖도록 식 각하여 임계치수(CD : Critical Dimension)를 크게 할 수 있다.In this case, the first polysilicon 105 may be etched to have a slope during the etching process to increase a critical dimension (CD).

이어, 상기 플로팅 게이트(105a)상에 유전체막(106)을 형성한 후, 상기 유전체막(106)상에 제 2 폴리 실리콘(107)을 증착하여 컨트롤 게이트(107a)을 형성한다.Subsequently, after forming the dielectric film 106 on the floating gate 105a, the second polysilicon 107 is deposited on the dielectric film 106 to form the control gate 107a.

이상에서 설명한 바와 같이 본 발명의 플래쉬 메모리 소자의 제조방법에 의하면, 기판과 필드 산화막이 단차가 생기도록 형성하므로 플로팅 게이트 형성시 셀프 얼라인이 가능하여 종래의 미스 얼라인에 의해 발생된 셀 동작 오류를 방지할 수 있다.As described above, according to the method of manufacturing the flash memory device of the present invention, since the substrate and the field oxide film are formed to have a step difference, self-alignment is possible when the floating gate is formed. Can be prevented.

또한, 플로팅 게이트 형성시 CMP, ACE, 에치 백 공정을 이용하여 평탄화한 후, 식각하므로 임계치수를 크게 형성할 수 있다. 즉, 커플링 비율을 증가시킬 수 있다.In addition, when the floating gate is formed, it is planarized using CMP, ACE, and etch back processes, and then etched to form a critical dimension. That is, the coupling ratio can be increased.

한편, 공정이 단순하고 간단하므로 원가절감 및 수율을 향상시킬 수 있다.On the other hand, since the process is simple and simple, cost reduction and yield can be improved.

Claims (6)

활성영역과 소자격리 영역을 갖는 반도체 기판에 있어서,In a semiconductor substrate having an active region and a device isolation region, 상기 기판상에 제 1 절연막을 증착한 후, 상기 활성영역에 남도록 선택적으로 패터닝하는 단계;Depositing a first insulating film on the substrate and then selectively patterning the first insulating film to remain in the active region; 상기 제 1 절연막을 마스크로 이용하여 상기 소자격리 영역의 기판을 소정깊이로 식각하여 트랜치를 형성하는 단계;Forming a trench by etching the substrate of the device isolation region to a predetermined depth using the first insulating layer as a mask; 상기 트랜치를 포함한 제 1 절연막상에 제 2 절연막을 증착하고, 평탄화한 후, 상기 제 1 절연막을 제거하여 소자격리 영역에 필드 산화막을 형성하는 단계;Depositing a second insulating film on the first insulating film including the trench, planarizing, and then removing the first insulating film to form a field oxide film in the device isolation region; 상기 결과물 상부에 게이트 절연막을 형성하고, 상기 필드 산화막과 오버랩 되도록 플로팅 게이트를 형성하는 단계;Forming a gate insulating film on the resultant, and forming a floating gate to overlap the field oxide film; 상기 플로팅 게이트상에 유전체막을 형성한 후, 컨트롤 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.And forming a control gate after forming a dielectric film on the floating gate. 제 1 항에 있어서,The method of claim 1, 상기 제 1 절연막의 두께는 1200∼2000Å인 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.And the thickness of the first insulating film is 1200 to 2000 microseconds. 제 1 항에 있어서,The method of claim 1, 상기 제 1 절연막 제거시 HF 및 BOE 공정을 통해 시간을 조절하여 상기 기판 과 필드 산화막의 단차를 조절하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.And controlling the time difference between the substrate and the field oxide layer by controlling time through HF and BOE processes when removing the first insulating layer. 제 3 항에 있어서,The method of claim 3, wherein 상기 기판과 필드 산화막의 단차는 500∼1000Å인 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.And a step between the substrate and the field oxide film is 500 to 1000 mW. 제 1 항에 있어서,The method of claim 1, 상기 플로팅 게이트 형성 단계는, The floating gate forming step, 상기 게이트 절연막 상에 제 1 폴리 실리콘층을 증착한 후, CMP(Chemical Mechanical Polishing), ACE(Advanced Chemical Etching) 및 에치 백 중 어느 하나의 공정을 이용하여 평탄화하는 단계; 및 Depositing a first polysilicon layer on the gate insulating layer, and then planarizing using any one of chemical mechanical polishing (CMP), advanced chemical etching (ACE), and etch back; And 상기 필드 산화막과 오버랩 되도록 제 1 폴리 실리콘층을 선택적으로 식각하는 단계;Selectively etching the first polysilicon layer to overlap the field oxide layer; 를 포함하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.Method of manufacturing a flash memory device comprising a. 제 1 항 또는 제 5 항에 있어서,The method according to claim 1 or 5, 상기 플로팅 게이트 형성시 경사를 갖도록 식각하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.And etching to have a slope when the floating gate is formed.
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