KR101004814B1 - Method for manufacturing Non-volatile memory device - Google Patents
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Abstract
본 발명은 셀 영역에 트렌치를 형성하고 트렌치 내부에 플로팅 게이트를 형성함으로써 콘트롤 게이트의 높이에 영향을 미치지 않도록 하기 위한 비휘발성 메모리 소자의 제조 방법에 관한 것으로, 상기 비휘발성 메모리 소자의 제조 방법은 셀 영역의 실리콘 기판에 제 1 깊이의 제 1 트렌치를 형성하는 단계와, 주변 회로 영역의 실리콘 기판에 제 2 깊이의 제 2 트렌치를 형성하는 단계와, 상기 셀 영역에 채널 이온 주입을 실시한 후 상기 제 1 및 제 2 트렌치를 매립 산화막으로 매립하고 평탄화하는 단계와, 상기 셀 영역의 매립 산화막을 식각하여 플로팅 게이트가 형성 영역을 확보하는 단계와, 상기 플로팅 게이트 형성 영역에 터널 산화막 및 플로팅 게이트를 형성하는 단계와, 상기 셀 영역의 잔류 매립 산화막을 제거하는 단계와, 상기 주변 회로부 및 셀 영역에 웰을 형성하고 유전체막을 증착하는 단계와, 상기 주변 회로 영역의 유전체막을 제거한 후 폴리를 증착하는 단계와, 상기 폴리를 식각하여 주변 회로 영역에 게이트, 셀 영역에 콘트롤 게이트를 형성하는 단계를 포함하여 구성된다.The present invention relates to a method of manufacturing a nonvolatile memory device for forming a trench in a cell region and forming a floating gate in the trench so as not to affect the height of the control gate. Forming a first trench of a first depth in the silicon substrate of the region, forming a second trench of a second depth in the silicon substrate of the peripheral circuit region, and performing channel ion implantation into the cell region, Embedding and planarizing the first and second trenches with a buried oxide film, etching the buried oxide film of the cell region to secure a forming region, and forming a tunnel oxide film and a floating gate in the floating gate forming region. Removing the buried oxide film in the cell region; Forming a well in the cell region and depositing a dielectric layer, removing the dielectric layer in the peripheral circuit region and depositing poly, and etching the poly to form a gate in the peripheral circuit region and a control gate in the cell region It is configured to include.
원 칩, 트렌치, 플로팅 게이트, 콘트롤 게이트 One Chip, Trench, Floating Gate, Control Gate
Description
도1a 내지 도1n은 본 발명에 의한 비휘발성 메모리 소자의 제조 방법을 순차적으로 나타낸 공정단면도이다.
1A to 1N are cross-sectional views sequentially illustrating a method of manufacturing a nonvolatile memory device according to the present invention.
- 도면의 주요부분에 대한 부호의 설명 - -Explanation of symbols for the main parts of the drawings-
100 : 실리콘 기판 110 : 실리콘 산화막100
120 : 실리콘 질화막 130 : 제 1 트렌치120: silicon nitride film 130: first trench
140 : 제 2 트렌치 150 :매립 산화막140: second trench 150: buried oxide film
170 : 터널 산화막 180 : 플로팅 게이트 170: tunnel oxide film 180: floating gate
190 : 유전체막 200 : 게이트190
200': 콘트롤 게이트 210 : 소오스/드레인200 ': control gate 210: source / drain
220 : LDD
220: LDD
본 발명은 비휘발성 메모리 소자의 제조 방법에 관한 것으로, 보다 상세하게는 셀 영역에 트렌치를 형성하고 트렌치 내부에 플로팅 게이트를 형성함으로써 콘트롤 게이트의 높이에 영향을 미치지 않도록 하여 원 칩 화가 용이하도록 하는 비휘발성 메모리 소자의 제조 방법에 관한 것이다.
The present invention relates to a method of manufacturing a nonvolatile memory device, and more particularly, to form a trench in a cell region and a floating gate in a trench so as not to affect the height of the control gate, thereby making it easier to chip. A method of manufacturing a volatile memory device.
비 휘발성 메모리 소자( Non-volatile memory device)는 전원의 공급을 중단하여도 기록상태를 유지할 수 있는 메모리 소자이다. 이러한 플래시 메모리 소자에는 전기적으로 기입(program)할 수 있고, 자외선을 쬐어 소거(erase)할 수 있는 이피롬(EPROM), 전기적으로 기입 및 소거를 할 수 있는 이이피롬(EEPROM)이 있고, 이이피롬(EEPROM)중에서 칩크기(CHIP SIZE)가 작고, 기입 및 소거특성이 우수한 플래시 메모리(FLASH MEMORY) 등이 있다.A non-volatile memory device is a memory device capable of maintaining a recording state even when power supply is interrupted. Such flash memory devices include an EPROM that can be electrically programmed, can be erased by ultraviolet rays, and an EEPROM that can be electrically written and erased. Among the (EEPROM), there is a flash memory having a small chip size and excellent writing and erasing characteristics.
플래시 메모리 소자의 구조는 일반적인 모스 트랜지스터 구조에 전하를 축적할 수 있는 플로팅게이트(Floating gate)를 포함하고 있다. 즉, 상기 플래시 메모리 소자에 있어서는 반도체 기판 상에 터널 산화막이라고 불리는 얇은 게이트 산화막을 개재하여 플로팅 게이트가 형성되어 있고, 상기 플로팅게이트 상부에 게이트 층간 유전막을 개재하여 콘트롤 게이트(Control gate) 전극이 형성되어 있다. 따라서, 상기 플로팅 게이트는 상기 터널 산화막 및 상기 게이트 층간 유전막에 의해 상기 반도체 기판 및 상기 콘트롤 게이트 전극과 전기적으로 절연이 되어 있다.The structure of a flash memory device includes a floating gate capable of accumulating charge in a general MOS transistor structure. That is, in the flash memory device, a floating gate is formed on a semiconductor substrate through a thin gate oxide film called a tunnel oxide film, and a control gate electrode is formed on the floating gate through a gate interlayer dielectric film. have. Accordingly, the floating gate is electrically insulated from the semiconductor substrate and the control gate electrode by the tunnel oxide film and the gate interlayer dielectric film.
상술한 플래시 메모리 소자의 데이타 기입(program) 방법은 FN 터널링(Fowler-Nordheim tunneling)을 이용하는 방법과 열전자 주입방법(Hot Electron Injection)을 이용하는 방법이 있다. 이중, FN 터널링(Fowler-Nordheim tunneling)을 이용하는 방법은 플래시 메모리의 콘트롤 게이트 전극에 고전압을 인가함으로써 터널 산화막에 고전계가 인가되고, 상기 고전계에 의해 반도체 기판의 전자가 상기 터널 산화막을 통과하여 플로팅게이트에 주입됨으로써, 데이터가 기입되는 방식이다. 또한, 열전자 주입(Hot Electron Injection) 방법은 플래시 메모리의 콘트롤 게이트 전극과 드레인 영역에 고전압을 인가하여 드레인 영역 부근에서 발생한 열전자(Hot Electron)를 터널 산화막을 통하여 플로팅게이트로 주입함으로써, 데이터를 기입하는 방식이다. The above-described data programming method of a flash memory device includes a method using FN tunneling and hot electron injection. In the method using Fowler-Nordheim tunneling, a high electric field is applied to the tunnel oxide film by applying a high voltage to the control gate electrode of the flash memory, and electrons of the semiconductor substrate are floated through the tunnel oxide film by the high electric field. The data is written by being injected into the gate. In addition, the hot electron injection method applies a high voltage to the control gate electrode and the drain region of the flash memory to inject hot electrons generated near the drain region into the floating gate through the tunnel oxide layer, thereby writing data. That's the way.
따라서, 상기 FN 터널링 및 열전자 주입방법은 두 방법 모두 터널 산화막에 고전계가 인가되어야 한다. 이 때, 터널 산화막에 고전계를 인가하기 위해서는 높은 커플링 비율(Coupling Ratio)이 필요하게 된다. 그런데, 소오스와 드레인 영역의 기생 캐패시터 값이 매우 작으므로 무시할 수 있다고 가정하면, 상기 커플링 비는 Cono와 Ctun에만 의존하게 되며, 이러한 상기 커플링 비율(CR)은 다음과 같은 수학식으로 표현된다.Therefore, in both the FN tunneling and hot electron injection methods, a high electric field must be applied to the tunnel oxide film. At this time, in order to apply a high electric field to the tunnel oxide film, a high coupling ratio is required. However, assuming that the parasitic capacitor values of the source and drain regions are so small that they can be ignored, the coupling ratio depends only on Cono and Ctun, and the coupling ratio CR is represented by the following equation. .
[수학식1][Equation 1]
여기서, CONO는 콘트롤 게이트 전극 및 플로팅 게이트 사이의 정전용량을 나 타내고, CTUN 은 플로팅 게이트 및 반도체 기판 사이에 개재된 터널 산화막에 기인하는 정전용량을 나타낸다. Here, CONO represents the capacitance between the control gate electrode and the floating gate, and CTUN represents the capacitance due to the tunnel oxide film interposed between the floating gate and the semiconductor substrate.
따라서, 커플링 비율(CR)을 증가시키기 위해서는 콘트롤 게이트 전극과 중첩되는 플로팅게이트의 표면적을 증가시켜, 상기 콘트롤 게이트 전극 및 플로팅 게이트 사이의 정전용량, 즉, CONO를 증가시켜야 할 것이나, 플로팅 게이트의 표면적을 증가시키는 경우에, 플래시 메모리 소자의 집적도를 증가시키기가 어렵다. 더구나, 최근 반도체 소자가 고집적화, 미세화됨에 따라, 커패시터가 형성되는 면적을 더욱 감소시켜야 하는 바, 플로팅 케이트의 면적을 증가시킴으로써, 정전 용량을 증가시키기는 힘든 실정이다. Therefore, in order to increase the coupling ratio CR, the surface area of the floating gate overlapping the control gate electrode should be increased to increase the capacitance between the control gate electrode and the floating gate, that is, CONO. In the case of increasing the surface area, it is difficult to increase the degree of integration of the flash memory device. In addition, as semiconductor devices have recently been highly integrated and miniaturized, it is necessary to further reduce the area in which capacitors are formed. Therefore, it is difficult to increase the capacitance by increasing the area of the floating gate.
특히, EEPROM 셀이 내장되는 SoC 제품에서 플로팅 게이트의 높이를 높게 할수록 콘트롤 게이트의 높이가 높아지게 되어 주변 회로의 로직 게이트와 콘트롤 게이트를 동시에 패터닝하기 어려운 문제점이 발생하게 되고, EEPROM 셀 내의 비트라인 콘택과 콘트롤 게이트와의 거리가 좁아짐으로써 전기적으로 단락이 우려되어 일정 간격 이상이 필요하게 되어 셀 사이즈가 커지는 문제점이 발생하게 된다.
In particular, in SoC products with embedded EEPROM cells, the higher the height of the floating gate, the higher the height of the control gate, making it difficult to simultaneously pattern the logic and control gates of peripheral circuits. As the distance from the control gate becomes narrower, there is a concern that the short circuit may occur electrically, which requires a predetermined interval or more, resulting in a problem that the cell size becomes large.
상기와 같은 문제점을 해결하기 위한 본 발명은 셀 영역에 트렌치를 형성하고 트렌치 내부에 플로팅 게이트가 형성되도록 한 후에 유전체막이 플로팅 게이트를 전면적으로 감싸도록 함으로써 콘트롤 게이트의 높이에 영향을 미치지 않도록 하는 비휘발성 메모리 소자의 제조 방법을 제공하기 위한 것이다.The present invention for solving the above problems is to form a trench in the cell region and to form a floating gate in the trench, and then the dielectric film to surround the floating gate to the entire surface of the non-volatile which does not affect the height of the control gate It is to provide a method of manufacturing a memory device.
상기와 같은 목적을 실현하기 위한 본 발명은 주변 회로 영역 및 셀 영역의 실리콘 기판에 제 1 깊이의 제 1 트렌치를 형성하는 단계와, 상기 주변 회로 영역을 식각하여 제 2 깊이의 제 2 트렌치를 형성하는 단계와, 상기 셀 영역에 채널 이온 주입을 실시한 후 상기 제 1 및 제 2 트렌치를 매립 산화막으로 매립하고 평탄화 하는 단계와, 상기 셀 영역의 매립산화막을 선택적으로 식각하고 식각된 부위에 터널 산화막 및 플로팅 게이트를 형성하는 단계와, 상기 주변 회로부 및 셀 영역에 웰을 형성하고 유전체막을 증착하는 단계와, 상기 셀 영역의 채널 부위에만 유전체막을 남기고 폴리를 증착하는 단계와, 상기 폴리를 식각하여 주변 회로 영역에 게이트, 셀 영역에 콘트롤 게이트를 형성하는 단계와, 상기 셀 영역의 실리콘 기판에 소오스/드레인 접합을, 주변 회로 영역에 LDD을 형성하는 단계와, 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법에 관한 것이다.According to the present invention, a first trench having a first depth is formed in a silicon substrate of a peripheral circuit region and a cell region, and the second trench having a second depth is formed by etching the peripheral circuit region. And embedding and planarizing the first and second trenches with a buried oxide film after implanting channel ions into the cell region, selectively etching the buried oxide film of the cell region, and tunneling oxide at the etched portion. Forming a floating gate, forming a well in the peripheral circuit portion and the cell region, and depositing a dielectric film, depositing poly with a dielectric film only in the channel region of the cell region, etching the poly, and etching the poly Forming a gate in the region and a control gate in the cell region, and source / drain junctions to the silicon substrate in the cell region, A method of manufacturing a non-volatile memory device characterized in that the sides including the steps of forming the LDD regions in the circuit.
상기 본 발명에 의한 비휘발성 메모리 소자의 제조 방법에 따르면, 셀 영역에 트렌치를 형성하고 트렌치 내부에 플로팅 게이트를 형성한 다음 유전체막이 플로팅 게이트를 전면적으로 감싸도록 함으로써, 커플링 비율을 증가시켜 정전용량을 확보할 수 있을 뿐만 아니라, 콘트롤 게이트의 높이를 낮춤으로써 비트라인 콘택과의 간격을 감소시켜 셀 사이즈를 줄일 수 있게된다.
According to the method of manufacturing a nonvolatile memory device according to the present invention, a trench is formed in a cell region, a floating gate is formed in the trench, and the dielectric film covers the floating gate entirely, thereby increasing the coupling ratio to increase capacitance. In addition to reducing the height of the control gate, it is possible to reduce the cell size by reducing the distance from the bit line contact.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것 이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다. Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings. In addition, the present embodiment is not intended to limit the scope of the present invention, but is presented by way of example only, and the same parts as in the conventional configuration use the same reference numerals and names.
도1a 내지 도1n은 본 발명에 의한 비휘발성 메모리 소자의 제조 방법을 순차적으로 나타낸 공정단면도이다.1A to 1N are cross-sectional views sequentially illustrating a method of manufacturing a nonvolatile memory device according to the present invention.
우선, 도1a에 도시된 바와 같이 주변 회로 영역(A) 및 셀 영역(B)이 분리된 실리콘 기판(100)에 실리콘 산화막(110) 및 실리콘 질화막(120)을 순차적으로 증착한 후 사진 및 식각 공정을 진행하여 실리콘 기판(100)에 1000~2500Å 바람직하게는 2000Å의 깊이로 제 1 트렌치(130)를 형성한다.First, as shown in FIG. 1A, the
그런 다음, 도1b에 도시된 바와 같이 셀 영역(B)을 감광막을 이용하여 블로킹 한 후 식각 공정을 진행하여 주변 회로부의 제 1 트렌치(130)가 형성된 실리콘 기판에 3500~4500Å의 두께로, 바람직하게는 상기 제 1 트렌치와 1000~3500Å의 깊이 차를 갖도록 제 2 트렌치(140)를 형성한다.Next, as shown in FIG. 1B, the cell region B is blocked by using a photoresist film, followed by an etching process, to a thickness of 3500 to 4500 μs on a silicon substrate on which the
이어서, 도1c에 도시된 바와 같이 상기 셀 영역(B)을 블로킹한 감광막을 제거한 후 도1d에 도시된 바와 같이 주변 회로부(A)를 감광막으로 블로킹하고, 셀 영역(B)의 채널 형성 부위에 문턱 전압 조절 이온 주입을 실시한다.Subsequently, as shown in FIG. 1C, the photosensitive film which blocks the cell region B is removed, and then the peripheral circuit portion A is blocked by the photosensitive film as shown in FIG. 1D, and the channel forming portion of the cell region B is removed. Threshold voltage controlled ion implantation is performed.
상기 주변 회로부를 블로킹한 감광막을 제거한 후 도1e에 도시된 바와 같이 상기 제 1 트렌치(130) 및 제 2 트렌치(140)가 충분히 매립되도록 HDP 산화막 또는 USG등의 매립 산화막(150)을 증착하고 화학 기계적 연마 공정으로 평탄화한다.After removing the photosensitive film blocking the peripheral circuit portion, as shown in FIG. 1E, a buried
이어서, 도1f에 도시된 바와 같이 상기 셀 영역(B)의 매립 산화막(150)을 식각하여 플로팅 게이트가 형성될 영역(160)을 확보한다. 그런 다음, 도1g에 도시된 바와 같이 상기 매립 산화막이 식각된 영역(160)에 터널 산화막(170)을 형성하고 언도프트 폴리실리콘 또는 비정질 실리콘을 증착하여 매립하고 화학 기계적 연마 또는 에치백 공정으로 플로팅 게이트(180)만 남도록 한다.Subsequently, as shown in FIG. 1F, the buried
상기 플로팅 게이트(180)를 형성하고 나서, 도1h에 도시된 바와 같이 실리콘 질화막(120)을 제거한 후 도1i에 도시된 바와 같이 셀 영역(B)의 매립 산화막(150)을 BOE 용액 등을 이용한 습식 식각 공정으로 제거한다.After the
그런 후에 도시되지는 않지만 주변 회로부 및 셀 동작에 필요한 트윈 웰 및 트리플 웰을 형성하고, 도1j에 도시된 바와 같이 ONO 유전체막과 Al2O3 또는 HfO2
와 같은 고유전체막으로 유전체막(190)을 증착한 다음, 도1k에 도시된 바와 같이 셀 영역(B)의 채널 부위에만 유전체막(190)이 남도록 한다.Thereafter, although not shown, twin wells and triple wells required for peripheral circuit part and cell operation are formed, and the
이후, 게이트 전극으로 이용한 게이트 물질을 증착하고 사진 및 식각 공정을 진행하여 도1l과 같이 주변회로 영역(A)에는 게이트(200)를 셀 영역에는 콘트롤 게이트(200')를 형성한다. 이때, 상기 게이트 물질은 폴리 실리콘, 비정질 실리콘 또는 텅스텐 실리사이등으로 형성한다. Thereafter, a gate material used as the gate electrode is deposited, and a photo and etching process is performed to form the
그리고 나서, 도1m에 도시된 바와 같이 셀 영역(B)에 이온 주입을 실시하여 소오스/드레인 접합 영역(210)을 형성한다. 이때, 상기 접합 영역(210)은 제 1 트렌치 깊이와 동일하게 형성하는 것이 바람직하다.Thereafter, as illustrated in FIG. 1M, ion implantation is performed in the cell region B to form a source /
하고, 도1n에 도시된 바와 같이 주변 회로 영역(A)에 LDD(Light Doped Drain) 영역(220)을 형성한다. 이때, LDD 영역은 셀의 접합 영역과 다른 깊이로 형성한다.
As shown in FIG. 1N, a light doped drain (LDD)
이와 같이 본원 발명에 의한 비휘발성 메모리 소자의 제조 방법에 의하면, 셀 영역에 트렌치를 형성하고 트렌치 내부에 플로팅 게이트를 형성한 다음 유전체막이 플로팅 게이트를 전면적으로 감싸도록 함으로써, 커플링 비율을 증가시킬 수 있다. 또한, 트렌치 내부에 플로팅 게이트가 형성되도록 함으로써 주변 회로부의 게이트 전극과 셀 영역의 콘트롤 게이트를 패터닝 하는 공정에서 DOF(Depth Of Focus) 마진을 증가시킬 수 있다.
As described above, according to the method of manufacturing a nonvolatile memory device, a coupling ratio can be increased by forming a trench in a cell region, forming a floating gate inside the trench, and then allowing the dielectric film to cover the floating gate entirely. have. In addition, since the floating gate is formed in the trench, the depth of focus (DOF) margin may be increased in the process of patterning the gate electrode of the peripheral circuit part and the control gate of the cell region.
상기한 바와 같이 본 발명은 트렌치 내부에 셀 플로팅 게이트를 형성함으로써 주변 회로 영역의 게이트 전극과 셀 영역의 콘트롤 게이트 패터닝시에 DOF(Depth Of Focus) 마진을 증가시킬 수 있고, 콘트롤 게이트의 높이를 낮춤으로써 비트라인 콘택과의 간격을 감소시켜 셀 사이즈를 감소할 수 있어 집적도를 향상시킬 수 있는 이점이 있다.As described above, according to the present invention, the cell floating gate is formed inside the trench, thereby increasing the DOF of the gate electrode in the peripheral circuit region and the control gate patterning of the cell region, and lowering the height of the control gate. As a result, the cell size can be reduced by reducing the distance from the bit line contact, thereby improving the integration.
또한, EEPROM 또는 플래시 셀에서 플로팅 게이트를 유전체막으로 전면적으로 감싸줌으로써 커플링 비를 증가시켜 정전 용량을 증가시킬 수 있는 이점이 있다.In addition, in the EEPROM or the flash cell, the floating gate is completely covered with the dielectric layer, thereby increasing the coupling ratio, thereby increasing the capacitance.
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