KR100459225B1

KR100459225B1 - 프레임 구조 프로세서

Info

Publication number: KR100459225B1
Application number: KR10-2002-0037581A
Authority: KR
Inventors: 이상대
Original assignee: 매그나칩 반도체 유한회사
Priority date: 2002-06-29
Filing date: 2002-06-29
Publication date: 2004-12-03
Also published as: KR20040002142A

Abstract

본 발명은 프로세서가 프로그램을 수행하는 동안 발생되는 내외부 노이즈를 사전에 감지함으로써, 프로세서가 안정적으로 동작할 수 있도록 한 프레임 구조 프로세서에 관한 것으로, 파워 신호의 라이징/폴링 상태를 감지하여 제어 신호를 출력하는 전압 레벨 감지부와, 상기 제어 신호에 동기하여 오버플로우(Overflow)시까지 동작하는 프리 러닝 타이머와, 상기 오버플로우시 오동작 감지 플래그 신호를 발생하는 오동작 감지 플래그 생성부와, 재스타트 어드레스 값이 기설정된 프레임 스택 및 오버플로우 발생 전에는 상기 제어 신호에 응답하여 프로그램 카운팅을 수행하며, 오버플로우 발생 후에는 상기 오동작 감지 플래그 신호에 응답하여 상기 프레임 스택에 저장되어 있는 재스타트 어드레스 값을 인가받아 이에 따라 프로그램 카운팅을 수행하는 프로그램 카운터를 포함하여 구성됨을 특징으로 한다.

Description

프레임 구조 프로세서{Processor Having Frame Structure}

본 발명은 프로세서에 관한 것으로 특히, 프로세서가 프로그램을 수행하는 동안 발생되는 내외부 노이즈를 사전에 감지함으로써, 프로세서가 안정적으로 동작할 수 있도록 한 프레임 구조 프로세서에 관한 것이다.

프레임 구조의 프로세서를 탑재한 모든 제품, 예를 들어 MPU(Micro Processor Unit), MCU(Micro Controller Unit) 등등에 적용이 가능하다.

이하, 첨부된 도면을 참조하여 종래의 프레임 구조 프로세서를 설명하면 다음과 같다.

도 1은 종래의 프레임 구조 프로세서의 내부 어드레스 진행을 나타낸 플로우도이며, 도 2는 도 1의 프레임 구조 프로세서에서의 프로그램 수행을 나타낸 개략도이고, 도 3은 프로세서 정상 동작 및 오동작의 도 1의 내부 어드레스 진행에 따른 각 신호의 전압 변화를 나타낸 파형도이다.

도 1과 같이, 초기 리셋(RESET)이 해제되고 나면, 프로그램 카운터가 리셋 어드레스를 가리키게 되고, 그 값(START ADDRESS)을 다시 프로그램 카운터(PC)에 전달하여, 스타트 어드레스의 오피코드(이하, OPCODE)를 해석하여 오퍼랜드(이하, OPERAND)의 처리 뿐 아니라, 상기 OPCODE에 상응하는 프로세스를 실행한다.

그리고, 프로그램 카운터를 기본적으로 하나씩 증가시켜 다음 OPCODE를 해석한다.

a(정상 동작)의 경우는 별다른 이벤트(event)없이 프로그램 카운터 값이 하나씩 증가할 때의 예이고, b(무한 루프)의 경우는, 이벤트에 의하여 프로그램 카운터 값이 하나 증가가 아닌 이벤트에서 요구하는 어드레스로 프로그램 카운터 값이 무작위로 변할 때의 간단한 예이다.

이렇게 프로그램에 따라 연산도 하고, 데이터를 내부 데이터 메모리(DATA MEMORY)에서 쓰거나 읽고, 제어 레지스터들(Control registers)에 데이터를 쓰거나 읽고 하여 사용자가 설정한 바대로 프로그램을 실행한다.이러한, 프로그램 수행 중 파워 신호가 리셋 전압 값 이하가 되면 다시 리셋 상태가 되어 프로그램이 종료되고, 초기 상태로 된다. 이어, 리셋 전압 이상이 되면, 상기 스타트 어드레스를 프로그램 카운터(PC)에 전하여 프로그램을 실행한다.

이 때, 완전히 리셋 상태로 된다면, 스타트 어드레스를 프로그램 카운터(PC)에 전하여 프로그램을 다시 처음부터 수행하면 되지만, 도 3과 같이, 내외부 노이즈(noise)에 의하여 파워 신호(POWER)나, 리셋 신호(/RESET) 등이, 리셋되도록 프로그램된 어드레스에서 리셋 전압 이하로 떨어지지 않게 되면, 프로세서에서는 정확한 시점에 리셋 동작이 이루어지지 않아 프로그램이 정상적으로 실행되지 않는다.

즉, 프로세서에 오동작을 일으킬 수 있는 충분한 요인이 발생할 경우, 예를 들어, 파워의 순간 드랍(drop)이라던지 기타 여러 가지 요인이 발생하여 PC(프로그램 카운터)에 영향을 주어 프로그램 카운터(PC) 값이 OPCODE가 아니라 OPERAND를 가리키거나, 프로그램 영역 이외의 사용하지 않은 어드레스(NOT USED AREA)를 가리키거나, b와 같이, 무한 루프 영역에 빠져 헤어나지 못해 오동작을 할 수 있다는 것이다.

이하, 도 2를 참고하여 프레임 구조 프로세서에서의 프로그램 수행을 살펴본다.

먼저, 초기 리셋이 해제되어 스타트 어드레스를 가리키게 되면, 프로그램 카운터(PC)에 전달하여 스타트 어드레스(START ADDRESS)의 OPCODE를 해석하여 OPERAND의 처리 뿐 아니라, 상기 OPCODE에 상응하는 프로세스를 실행한다. 이어, 프로그램 카운터(PC)를 하나씩 증가시켜 다음 OPCODE를 해석하는 과정을 진행한다.

제 1 프레임(FRAME 0)에서 GOTO FRAME 1의 OPCODE를 만나면, RETURN FRAME 1의 어드레스가 스택(STACK 0)에 저장되고 GOTO FRAME 1이 프로그램 카운터(PC)에 전달되어 제 2 프레임(FRAME 1)의 스타트 어드레스(START ADDRESS, 최상부 OPCODE)로부터 프로그램이 다시 실행된다.

제 2 프레임(FRAME 1)에서 GOTO FRAME2의 OPCODE를 만나면, RETURN FRAME 2의 어드레스가 스택(STACK 1)에 저장되고 GOTO FRAME 2가 프로그램 카운터(PC)에 전달되어 제 3 프레임(FRAME 2)의 스타트 어드레스(START ADDRESS, 최상부 OPCODE)부터 프로그램이 다시 실행된다.

제 3 프레임(FRAME 2)에서 프로그램 수행이 정상적으로 완료되어 RETURN FRAME 2를 만나면, 스택(STACK1)에 저장된 어드레스가 프로그램 카운터(PC)에 전달되고 상기 프로그램 카운터(PC)가 가리키는 제 2 프레임(FRAME1)의 RETURN FRAME 2에서부터 프로그램은 다시 실행된다.

상기 제 2 프레임(FRAME 1)에서 프로그램 수행이 정상적으로 완료되어 RETURN FRAME 1을 만나면, 스택(STACK 0)에 저장된 어드레스가 상기 프로그램 카운터(PC)에 전달되고 이런 경우는 정상적으로 프로그램이 수행된 경우이다.

그러나, 상기와 같은 종래의 프레임 구조 프로세서는 다음과 같은 문제점이 있다.

프로세서가 프로그램을 수행하는 동안 내외부 노이즈 등과 같은 비정상적인 요인에 의하여 오동작을 함으로 인해, 사용자가 설정한 프로그램의 초기 의도와는 다른 프로그램 수행으로, 치명적인 오동작을 발생할 수 있다.

프로세서를 구비한 제품의 신뢰도를 높이기 위해서는 이러한 내외부 노이즈를 사전에 감지하도록 하여 오동작을 미연에 방지하고, 프로세서를 안정적으로 동작시킬 수 있어야 한다.

본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 프로세서가 프로그램을 수행하는 동안 발생되는 내외부 노이즈를 사전에 감지함으로써, 프로세서가 안정적으로 동작할 수 있도록 한 프레임 구조 프로세서를 제공하는 데, 그 목적이 있다.

도 1은 종래의 프레임 구조 프로세서의 내부 어드레스 진행을 나타낸 플로우도

도 2는 도 1의 프레임 구조 프로세서에서의 프로그램 수행을 나타낸 개략도

도 3은 프로세서 정상 동작 및 오동작의 도 1의 내부 어드레스 진행에 따른 각 신호의 전압 변화를 나타낸 파형도

도 4는 본 발명의 프레임 구조 프로세서를 나타낸 블록도

도 5는 도 4의 프로세서 정상 동작시 내부 어드레스 진행에 따른 각 신호의 전압 변화를 나타낸 파형도

도 6은 도 4의 프로세서 오동작시 내부 어드레스 진행에 따라 각 신호의 전압 변화를 나타낸 파형도

도 7은 본 발명의 프레임 구조 프로세서의 내부 어드레스 진행을 나타낸 플로우도

도면의 주요 부분에 대한 부호 설명

41 : 전압 레벨 감지부 42 : 프리 러닝 타이머

43 : 오동작 감지 플래그 생성부 44 : 프레임 스택

45 : 프로그램 카운터

상기와 같은 목적을 달성하기 위한 본 발명의 프레임 구조 프로세서는 파워 신호의 라이징/폴링 상태를 감지하여 제어 신호를 출력하는 전압 레벨 감지부와, 상기 제어 신호에 동기하여 오버플로우(Overflow)시까지 동작하는 프리 러닝 타이머 및 상기 오버플로우시 오동작 감지 플래그 신호를 발생하는 오동작 감지 플래그 생성부와, 재스타트 어드레스 값이 기설정된 프레임 스택 및 오버플로우 발생 전에는 상기 제어 신호에 응답하여 프로그램 카운팅을 수행하며, 오버플로우 발생 후에는 상기 오동작 감지 플래그 신호에 응답하여 상기 프레임 스택에 저장되어 있는 재스타트 어드레스 값을 인가받아 이에 따라 프로그램 카운팅을 수행하는 프로그램 카운터를 더 포함하여 구성됨을 특징으로 한다.상기 프리 러닝 타이머는 오버플로우 시점을 조정하여 내부 회로의 안정화 시간을 확보함을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명의 프로세서를 상세히 설명하면 다음과 같다.

도 4는 본 발명의 프레임 구조 프로세서를 나타낸 블록도이다.

도 4와 같이, 본 발명의 프레임 구조 프로세서는 내외부 노이즈로 인해 파워 신호(도 5, 6의 VDD 신호)의 이상 동작을 감지하고 다시 정상 프로그램으로 회복하기 위해, 파워 신호의 라이징/폴링 상태를 감지하여 제어 신호를 출력하는 전압 레벨 감지부(41)와, 상기 제어 신호에 동기하여 오버플로우(Overflow)시까지 동작하는 프리 러닝 타이머(42)와, 상기 오동작 감지 플래그 신호를 인가하여 프레임 스택(44)에 저장되어 있는 재스타트 어드레스 값을 프로그램 카운터(45)에 인가하여 다시 프로그램을 수행하는 오동작 감지 플래그 생성부(43)를 더 포함하여 구성된다.여기서, 상기 프로그램 카운터(45)는 오버플로우 발생 전에는 상기 제어 신호에 응답하여 프로그램 카운팅을 수행하여 정상적으로 프로그램이 실행되도록 하고, 오버플로우 발생 후에는 상기 오동작 감지 플래그 신호(Spcctl)에 응답하여 상기 프레임 스택(44)에 저장되어 있는 재스타트 어드레스 값을 인가받아 이에 따라 프로그램 카운팅을 수행하여 다시 정상적인 프로그램의 진행이 회복되도록 한다.그리고, 상기 프리 러닝 타이머(42)는 오버플로우(overflow) 시점을 조정하여 내부 회로의 안정화 시간을 확보할 수 있다.

상기 전압 레벨 감지부(41)는 파워 신호가 정상의 리셋 상태에서 VSS 레벨로 떨어지며, 이 때, VSS 레벨에서 VDD 레벨로 라이징(rising)하거나 VDD 레벨에서 VSS레벨로 폴링(falling)할 때마다, 펄스형의 Svtgdet 신호를 생성한다(도 5 참고). 그런데, 전압 레벨 감지부(41)에서 파워 신호(VDD)가 라이징될 때 하이(high) 상태를 나타내는 소정의 레벨 이상에 못미치거나, 혹은 상기 파워 신호가 폴링될 때 로우(low) 상태를 나타내는 소정의 레벨 이하로 내려가지 않을 때는 상기 Svtgdet 신호는 이를 정상 상태로 보지 않고, 정상 레벨의 하이레벨이나 로우 레벨로 상기 파워 신호(VDD)가 회복될 때까지 지속적으로 하이 레벨 상태를 유지하게 된다(도 6 참고). 이 경우, 상기 Svtgdet 신호가 하이 상태를 유지하는 구간이 내부 회로의 오동작이 감지된 구간이다.상기 프리 러닝 타이머(42)는 상기 Svtgdet 신호가 하이 레벨로 되었을 때, 이에 동기하여 동작하고, 상기 Svtgdet 신호가 로우 레벨로 된 후 소정 시간 지연 후의 오버플로우시까지 카운팅을 실시한 후, 하이 레벨 상태의 Stmrout 신호를 출력한다. 이 때, 카운팅 시간의 조정은 임의적으로 조정 가능하며, 일반적으로 파워 신호가 정상적이지 않은 상태(Svtgdet 신호가 하이 레벨)의 시간에 소정 시간을 더한 시간을 카운팅하도록 한다. 여기서, 소정 시간은 내부 회로 안정화를 위한 시간으로 이러한 구간으로 오버플로우(Overflow) 구간이라 한다.상기 프리 러닝 타이머(42)의 출력 신호인 Stmrout 신호는, 초기 정상 상태와 상기 전압 레벨 감지부(41)에서 Svtgdet 신호가 하이 레벨이 된 후 소정 시간의 오버플로우시점까지 로우 상태를 유지하다 하이 레벨로 출력된다.상기 오동작 감지 플래그 생성부(43)는 상기 Stmrout 신호가 라이징시에, 즉, 하이 레벨로 되면서 오동작 감지 플래그 신호인 Spcctl을 생성한다.

상기 프레임 스택(44)은 프로그램 수행 중 오동작의 위험이 있어 발생한 Spcctl 신호에 응답하여 미리 정의된 프레임 스택에서의 어드레스 신호(Dctlpc)를 상기 프로그램 카운터(45)에 전달할 수 있도록 값을 미리 저장하여 둔다.

이 때, 상기 프레임 스택의 어드레스 신호(Dctlpc)는 새로운 프레임이 시작될 때마다 업데이트된다.

상기 프레임 카운터(45)는 정상 동작시 프로그램을 수행하다가 Spcctl 에 의해 상기 프레임 스택(44)에 저장된 어드레스 신호(Dctlpc)를 인가받아 내부 스타트 신호로 하여 상기 어드레스 값(Dpc)을 저장한다.여기서, 상기 전압 레벨 감지부(41)에서 일정 시간 이상의 하이 레벨 상태를 갖는 Svtgdet의 발생부터, 프리 러닝 타이머(42) 및 오동작 감지 플래그 생성부(43)를 거쳐 프레임 스택(44)에서의 프로그램 카운터(45)에 새로운 어드레스 신호(Dctlpc)의 인가는 모두 파워 신호가 정상적이지 못한 레벨의 리셋 신호를 나타냈을 때의 일련의 동작이다.상기 전압 레벨 감지부(41)에서 소정의 펄스 형태로 Svtgdet가 발생한다면, 프로그램 카운터(45)는 상기 프레임 스택(44)으로부터의 별도의 어드레스 신호 인가없이 정상적인 프로그램 카운팅 동작을 수행할 것이다.이하에서는, 파형도를 살펴보면 프레임 구조 프로세서의 정상 동작과 오동작시 각 신호의 전압 변화를 살펴본다.

도 5는 도 4의 프로세서 정상 동작시 내부 어드레스 진행에 따른 각 신호의 전압 변화를 나타낸 파형도이다.

도 5와 같이, 이러한 본 발명의 프레임 구조 프로세서를 통해 프로그램을 수행하게 되면, 프로그램 수행 중에, 파워 신호(VDD)가 VDD레벨에서 리셋 전압 레벨(VDD 신호에 도시된 두 개의 가로 점선 중 하부 점선) 이하로 떨어지면 이를 리셋 전압 구간으로 보고, 리셋 상태가 되어 상기 프로그램 카운터의 동작을 중지하고, 다시 VDD레벨로 복귀하게 되면 상기 프로그램 카운터를 리셋 상태에서 다시 구동시켜 정상적인 프로그램을 실시한다.이러한 정상 동작에서는 상기 전압 레벨 감지부(41)에서는 정상적인 파워 신호의 라이징 및 폴링시 각각 펄스형의 Svtgdet 신호를 출력한다. 이 경우, 상기 프리 러닝 타이머(42)는 상기 Svtgdet 신호가 펄스형으로 나타나기 때문에, 카운팅 동작을 수행하지 않고, 이에 따라 오동작 감지 플래스 신호인 Spcctl도 생성되지 않는다. 이 경우, 프로그램 카운터(45)는 차례로 프로그램 카운팅하며 상기 전압 레벨 감지부(41)이후 프레임에 코딩된 어드레스 및 이에 따른 OPPERAND에 의해 프로그램을 수행한다.

도 6은 도 4의 프로세서 오동작시 내부 어드레스 진행에 따라 각 신호의 전압 변화를 나타낸 파형도이다.

도 6과 같이, 파워 신호가 VDD에서 VSS로 폴링시, VDD레벨에서 리셋 전압 레벨(VDD 신호에 도시된 두 개의 가로 점선 중 하부 점선) 이하로 떨어지지 않고, 상기 리셋 전압 값 이상으로 떨어지면, 상기 전압 레벨 감지부(41)에서는 제어 신호(Svtgdet)를 상기 파워 신호가 폴링 전압이 유지되는 시간 동안 출력하게 되며, 이 때, 새로운 오동작 감지 플래그 신호인 Stmrout 신호가 라이징될 때까지 내부 안정화 시간을 확보하게 된다.

여기서의 제어 신호(Svtgdet)는 상기 프리 러닝 타이머(42)를 활성화시키고, 오버플로우(overflow)가 발생할 때까지(Stmrout 신호의 라이징 동작시까지) 상기 프리 러닝 타이머를 동작시킨다.

오버플로우가 발생하여 상기 Stmrout 신호가 라이징되면 오동작 감지 플래그가 활성화(Spcctl)되는데, 이 때 상기 프레임 스택(44)에 저장된 어드레스(PC) 값을 상기 프로그램 카운터(45)에 전달하게 된다. 이와 같이 전달된 어드레스(Dctlpc) 값에 의해 프로그램은 재수행된다.

본 발명의 프레임 구조 프로세서는, 프로세서가 오동작 할 수 있는 전압을 적당히 마진을 고려하여 정하고, 전압 레벨을 감지할 수 있는 전압 레벨 감지부를 통하여 파워 신호의 상태를 감지하고, 이 감지된 신호를 이용하여 어드레스 값을 하드웨어적으로 혹은 프레임 스택에 임시 저장된 어드레스 값을 재수행함으로써, 프로그램의 수행 중 오동작 요인이 발생하더라도 보다 안정적으로 프로그램을 수행하게 된다.

본 발명의 프레임 구조 프로세서는 파워 신호의 라이징/폴링이 정상 동작하는지를 판단하는 전압 레벨 감지부(41)를 두고, 파워 신호 이상시 프리 러닝 타이머(42)를 통해 내부 안정화 시간을 벌고, 이 경우 오동작 감지 플래그를 생성시켜 프레임 스택에 미리 저장되어 있던 재스타트 어드레스(START ADDRESS)에 의해 프로그램 카운터(45)를 실행시키게 된다.

따라서, 종래와 비교할 때, 본 발명의 프레임 구조 프로세서는 각 프레임별로 스타트 어드레스를 저장하는 프레임 스택을 구비하게 된 것이며, 이로써, 파워 신호 등의 전압 신호 이상 동작시 프로그램 수행에 발생하는 오동작을 사전에 막은 것이다.

프로세서의 동작에서 정확한 어드레스 값을 가지고, 프로그램을 수행한다는 것은 정상 동작에서는 필수적인 일이다.

특히, 프로세서가 지금 수행하고 있는 어드레스와 다음에 수행하여야 할 어드레스를 정확히 따라주어야만 정상적으로 사용자가 의도한대로 프로그램 카운팅을 실시하며, 해당 OPCODE를 해석하여 해당 명령이 실행될 것이다.

또한, 프로세서가 비정상적으로 어드레스 값을 가지고 있다 하더라도, 받은 어드레스 값이 잘못되어 있는 경우도 있을 수 있으므로, 어드레스 값이 잘못되었다는 것을 인지하게 되면, 인위적인 조작을 통해 스탠바이 상태를 걸어주고, 이 상태에서 잘못된 어드레스 값을 버리고, 보다 안정된 어드레스 값을 프로세서에 부여하여 주어 오동작 예방이 가능할 것이다.

본 발명의 프레임 구조 프로세서는 이러한 요구와 문제점을 해결한 것으로, 프레임 스택에 재시작 어드레스는 프레임 스택에 미리 저장시켜 이를 실현한다.

도 7은 본 발명의 프레임 구조 프로세서의 내부 어드레스 진행을 나타낸 플로우도이다.

도 7과 같이, 정상 동작시와 다르게 제 1 프레임(FRAME 0)에서 Svtgdet가 활성화 되면 내부 회로 안정화 시간 후에 오동작 감지 플래그가 생성되며, 이로 인해 프레임 스택에 저장된 FRAME 0 START ADDRESS가 프로그램 카운터에 전달되어 프로그램을 다시 수행하게 된다.

마찬가지로, 정상 동작시와 다르게 제 2 프레임(FRAME 1)에서 Svtgdet가 활성화 되면 내부 회로 안정화 시간 후에 오동작 감지 플래그가 생성되며, 이로 인해 프레임 스택에 저장된 FRAME 1 START ADDRESS가 프로그램 카운터에 전달되어 프로그램을 다시 수행하게 된다.

정상 동작시와 다르게 제 3 프레임(FRAME 2)에서 Svtgdet가 활성화되면 내부 회로 안정화 시간 후에 오동작 감지 플래그가 생성되며, 이로 인해 프레임 스택에 저장된 FRAME 2 START ADDRESS가 프로그램 카운터에 전달되어 프로그램을 다시 수행하게 된다.

이와 같이, 프레임이 바뀔 때마다 프레임 스택에서는 현재 프레임의 START ADDRESS가 저장된다.

따라서, 정상적으로 프로그램을 수행하다 내외부 노이즈 등의 이상 감지시, 프레임별로 루프를 진행하게 되고, 내외부 노이즈가 제거되어 다시 안정화 상태에 이르게 되면 상기 프레임별로 프레임 스택에 저장되어 재시작 어드레스를 다시 프로그램 카운터에 인가하여 프로그램을 다시 수행하여 오동작을 방지하는 것이다.

상기와 같은 본 발명의 프레임 구조 프로세서는 다음과 같은 효과가 있다.

프로그램 카운터를 재구동시킬 재시작 어드레스를 프레임 스택에 미리 저장하여, 전압 신호 이상 등과 같은 내외부 노이즈로 발생하는 오동작에 대해서도 프로그램 카운터로 인가받은 어드레스 값이 잘못되었다는 것을 알 수 있으므로 인위적으로 잘못된 어드레스 값을 버리고, 상기 프레임 스택에 저장된 어드레스 값을 프로세서에 부여하여 줌으로써 오동작을 사전에 막을 수 있다.

Claims

파워 신호의 라이징/폴링 상태를 감지하여 제어 신호를 출력하는 전압 레벨 감지부;

상기 제어 신호에 동기하여 오버플로우(Overflow)시까지 동작하는 프리 러닝 타이머;

상기 오버플로우시 오동작 감지 플래그 신호를 발생하는 오동작 감지 플래그 생성부;

재스타트 어드레스 값이 기설정된 프레임 스택; 및

오버플로우 발생 전에는 상기 제어 신호에 응답하여 프로그램 카운팅을 수행하며, 오버플로우 발생 후에는 상기 오동작 감지 플래그 신호에 응답하여 상기 프레임 스택에 저장되어 있는 재스타트 어드레스 값을 인가받아 이에 따라 프로그램 카운팅을 수행하는 프로그램 카운터를 포함하여 구성됨을 특징으로 하는 프레임 구조 프로세서.
제 1항에 있어서,

상기 프리 러닝 타이머는 오버플로우 시점을 조정하여 내부 회로의 안정화 시간을 확보함을 특징으로 하는 프레임 구조 프로세서.
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