KR100455366B1 - 반도체소자 제조 시 잔류물 제거방법 - Google Patents

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Abstract

본 발명은 반도체 소자 제조방법에 관한 것으로, 특히 티타늄을 이용한 실리시데이션 공정 시 실리콘과 반응하지 않고 남게되는 티타늄 잔류물을 제거하는 반도체 소자 제조 시 잔류물 제거방법에 관한 것이다. 제1 구조물은 반도체 기판의 일 영역에 실리콘막과 실리사이드화 방지막이 적층되어 있는 구조이고, 제2 구조물은 반도체 기판의 다른 영역에 실리콘막만이 적층되어 있는 구조이다. 실리시데이션을 위한 열처리를 제1 및 제2 구조물 상에 티타늄을 증착한 후 행한다. 제1 구조물 상에 잔류하는 티타늄은 스퍼터 식각이나 수산화 암모늄과 과산화수소와 탈이온수를 혼합한 용액 또는 플루오르화 암모늄과 에틸렌 글리콜을 혼합한 용액으로 제거한다.

Description

반도체 소자 제조 시 잔류물 제거방법
본 발명은 반도체 소자 제조방법에 관한 것으로, 특히 티타늄을 이용한 실리시데이션(silicidation) 공정 시 실리콘과 반응하지 않고 남게되는 티타늄 잔류물을 제거하는 반도체 소자 제조 시 잔류물 제거방법에 관한 것이다.
MDL(Merged Dram Logic) 소자는 얼마나 많은 양의 데이터를 저장하느냐를 결정하는 메모리(DRAM)와 얼마나 빠르게 데이터를 전달하느냐를 결정하는 비메모리(LOGIC)가 한 칩 내에 공존하는 반도체 소자이다.
상기한 MDL 소자 또는 다른 여러종류의 반도체 소자를 제조하는데 있어서, 실리콘막과 금속층의 접촉은 필수적으로 존재하게 된다. 이때, 전류(current)의 원할한 흐름을 위해, 실리콘막과 금속층 사이에 실리사이드(silicide)막을 개재하여 이들 사이를 완충(buffer)하는 역할을 하도록 하는 기술이 도입되고 있다. 즉, 실리콘막 상에 실리사이드막을 형성한 후 이 실리사이드막과 금속층이 접촉하도록 함으로써 금속층과 실리콘막 사이의 접촉 저항을 최소로 줄인다.
그런데, 문제는, 한 칩 내에 실리시데이션(silicidation) (금속물질과 실리콘을 결합시켜 실리사이드막을 형성하는 공정)이 필요한 영역과 필요하지 않은 영역이 동시에 존재함으로 인해 공정상 부분적인 실리시데이션이 요구된다는 것이다. 현재 이러한 부분적인 실리시데이션은 실리시데이션이 필요하지 않는 영역을, 예컨대 산화막으로 마스킹한 후 행한다.
도 1 내지 도 3은 잔류 티타늄으로 인해 텅스텐이 완전 매립되지 않던 종래의 반도체 소자 제조 시의 문제점을 설명하기 위한 단면도들로서, (a)는 실리시데이션이 필요하지 않은 영역을 도시하고, (b)는 실리시데이션이 필요한 영역을 도시한다.
그 최상부층이 절연막으로 덮여있는 반도체 기판(10) (예컨대, 게이트 산화막이 덮여있는 반도체 기판) 상에 다결정실리콘막(12)을 증착한 후, 상기 다결정실리콘막(12) 전면상에, 예컨대 이산화 실리콘과 같은 산화물을 증착한 후 실리시데이션이 필요한 영역에 증착된 산화물은 제거함으로써 실리시데이션이 필요하지 않은 영역에만 실리시데이션 방지막(16)을 형성한다. 이후, 반도체 기판(10) 전면에 티타늄(Ti)막(18)을 형성한다 (도 1).
이어서, 상기 티타늄막이 형성되어 있는 기판을 열처리 (실리시데이션 공정)함으로써 실리시데이션이 필요한 영역에 티타늄 실리사이드막(20)을 형성한다. 이때, 상기한 실리시데이션 시 실리콘과 반응하지 않고 남은 티타늄 (실리시데이션이 필요하지 않은 영역에는 실리시데이션 방지막(16) 상에 증착된 티타늄이 모두 반응하지 않고 남아있게 된다)을 제거하기 위하여 황산(H2SO4) 스트립 공정이 진행되는데, 이러한 공정에도 불구하고 실리시데이션이 필요하지 않은 영역에는 티타늄-실리콘-산소 (Ti-Si-O) 상태의 티타늄 찌꺼기(22)가 잔류하게 된다 (도 2).
이후, 실레인(SiH4)막(24), 불순물이 도우프되지 않은 실리콘 글래스(USG) (26) 및 테트라 에틸 옥시 실리콘막(TEOS) (28)과 같은 절연막을 차례대로 적층하여 층간절연막을 형성하고, 실리시데이션이 필요하지 않은 영역에는 실리콘막(12)을 노출시키는 홀을, 그리고 실리시데이션이 필요한 영역에는 티타늄 실리사이드막(20)을 노출시키는 홀을 형성한 후, 텅스텐(W) (30)을 증착하여 상기 홀들을 매립한다 (도 3).
이때, 실리시데이션이 필요하지 않은 영역에 형성된 홀을 매립하도록 증착되는 텅스텐은 이 홀을 완전히 매립하지 못하고 보이드(100)를 형성하게 된다. 이는, 티타늄-실리콘-산소 (Ti-Si-O) 상태로 남게되는 상기 티타늄 찌꺼기(20)는 실리시데이션 방지막(16)과 층간절연막 사이에 미세한 크랙(crack)을 발생시키고, 이러한 크랙이 발생되어 있는 상태에서 홀을 형성하게 되면 상기 크랙에서의 아웃게싱(outgassing)에 의해 텅스텐의 접착력(adhesion)을 향상시키기 위해 텅스텐 증착 전에 도포되는 티타늄/ 티타늄 나이트라이드막의 도포 불량을 발생시키게 되기 때문이다.
상기한 보이드(100)는 실리콘막(12)과 텅스텐(30) 사이의 접촉 불량(contact fail)을 유발하고, 이러한 접촉 불량은 반도체 소자의 오동작을 일으키는 원인이 된다.
본 발명은 목적은 실리시데이션이 필요한 영역과 필요하지 않은 영역이 동시에 존재할 때, 실리시데이션이 필요하지 않은 영역에 남게 되는 티타늄 찌꺼기를 티타늄 실리사이드막의 손상없이 제거할 수 있는 반도체 소자 제조 시 잔류물 제거방법에 관한 것이다.
도 1 내지 도 3은 잔류 티타늄으로 인해 텅스텐이 완전 매립되지 않던 종래의 반도체 소자 제조 시의 문제점을 설명하기 위한 단면도들이다.
도 4 내지 도 7은 잔류 티타늄을 완전히 제거할 수 있는 본 발명에 의한 반도체 소자 제조방법을 설명하기 위해 도시한 단면도들이다.
본 발명에 의한 반도체 소자 제조 시 잔류물 제거방법은 실리시데이션을 위한 열처리 후 라디오 주파수(RF), 일렉트론 사이클론 레저넌스(ECR) 또는 인덕티브 커플 플라즈마(ICP) 방식을 채용한 스퍼터 식각을 룸 온도 이상에서 행하거나, 수산화 암모늄과 과산화수소와 탈이온수를 1:4:20으로 혼합한 용액 또는 플루오르화 암모늄과 에틸렌 글리콜을 1:1로 혼합한 용액을 이용하여 잔류하는 티타늄을 제거하는 공정을 포함한다.
상기 실리시데이션을 위한 열처리는 반도체 기판의 일 영역에 형성된 실리콘막과 실리사이드화 방지막의 적층 구조인 제1 구조물과 반도체 기판의 다른 영역에 형성된 실리콘막만으로된 제2 구조물 상에 티타늄을 증착한 후 두 구조물에 동시에 진행하는데, 이때, 상기 일 영역에서는 실리사이드화 방지막에 의해 티타늄 실리사이드막이 형성되지 않고, 상기 다른 영역에서는 실리콘막 상에 티타늄 실리사이드막이 형성된다. 실리사이드화 방지막은 산화물로 이루어진다.
상기 실리시데이션을 위한 열처리는, 구체적으로, 티타늄이 증착되어 있는 반도체 기판을 1차 열처리하는 제1 단계와, 상기 1차 열처리에서 반응되지 않고 남은 티타늄을 황산으로 스트립하는 제2 단계와, 황산 스트립 공정 후의 기판을 2차 열처리하는 제3 단계로 진행한다.
이하, 첨부한 도면을 참조하여, 본 발명에 의한 반도체 소자 제조 시 잔류물 제거방법을 더욱 자세하게 설명하고자 한다.
한 칩 내에 로직부(LOGIC portion)와 디램부(DRAM portion)가 동시 존재하는 MDL 소자는 소자의 특성상 부분적인 실리시데이션이 요구되는데, 실리시데이션 공정은 기판 전면에서 동시에 진행되기 때문에, 실리시데이션이 필요하지 않은 영역은 마스킹 작업을 함으로써 실리시데이션을 막는다.
도 4 내지 도 7은 잔류 티타늄을 완전히 제거할 수 있는 본 발명에 의한 반도체 소자 제조방법을 설명하기 위해 도시한 단면도들로서, (a)는 실리시데이션이 필요하지 않은 영역을 도시하고, (b)는 실리시데이션이 필요한 영역을 도시한다.
먼저, 도 4는 실리시데이션이 필요하지 않은 영역에 실리시데이션 방지막(46)을 형성하는 공정을 설명하기 위해 도시한 단면도로서, 이 공정은, 그 최상부층이 절연물질로 된 반도체 기판(40) (예컨대, 그 최상부층에 게이트 산화막이 형성되어 있는 반도체 기판) 상에 다결정실리콘막(42)을 형성하는 제1 단계, 상기 다결정실리콘막(42)이 형성되어 있는 기판 전면에, 예컨대 고온산화막(HTO)과 같은 절연막을 도포하는 제2 단계, 실리시데이션이 필요한 영역에 도포된 상기 절연막을 선택적으로 제거함으로써 실리시데이션이 필요하지 않은 영역에만 실리시데이션 방지막(46)을 형성하는 제3 단계 및 실리시데이션 방지막(46)이 형성되어 있는 반도체 기판(40) 전면에 티타늄막(48)을 형성하는 제4 단계로 진행한다.
도 5는 티타늄 실리사이드막(50)을 형성하는 실리시데이션 공정을 설명하기 위해 도시한 단면도로서, 이 공정은, 티타늄막(도 4의 도면부호 48)이 형성되어 있는 반도체 기판을, 예컨대 RTP(Rapid Thermal Process)와 같은 열처리 방식으로 1차 열처리함으로써 다결정실리콘막(42)과 티타늄막(50)을 부분적으로 반응시켜 티타늄 실리사이드막(50)을 형성하는 제1 단계, 상기한 1차 열처리에 의해 반응하지 않고 남은 티타늄을 황산(H2SO4) 용액으로 제거하는 제2 단계, 예컨대 상기한 RTP와 같은 열처리 방식으로 2차 열처리를 행하여 황산으로 제거되지 않고 남은 티타늄막과 다결정실리콘막을 반응시키는 제3 단계로 진행한다.
이때, 상기 1차 열처리 시, 실리시데이션이 필요한 영역 (다결정실리콘막과 티타늄막이 접하고 있는 영역)에서는 티타늄 실리사이드막(50)이 형성되지만, 실리시데이션이 필요하지 않은 영역(다결정실리콘막과 티타늄막이 실리시데이션 방지막(46)에 의해 격리되어 있는 영역)에서는 실리시데이션 방지막(46)의 마스킹 작용에 의해 티타늄 실리사이드막이 형성되지 않고 티타늄막이 미반응 상태로 남게된다. 이러한 미반응의 티타늄막은 황산 용액을 사용한 스트립 공정(제2 단계)으로 제거하는데, 이때, 실리시데이션 방지막(46) 상의 미반응 티타늄막의 일부는 상기한 1차 열처리에 의해 티타늄과 실리콘 및 산소가 결합한 상태가 되어 상기 황산 용액에 의해 쉽게 제거되지 않고 티타늄 찌꺼기(52)를 형성하게 된다.
이러한 티타늄 찌꺼기는, 도 3에서 설명한 바와 같이, 접촉 불량을 일으키는 원인이 된다.
도 6은 티타늄 찌꺼기(도 5의 도면부호 52)를 제거한 후의 단면도를 도시한 것으로서, 본 발명에서는 상기 티타늄 찌꺼기 제거 공정을, 크게, 세가지 방법으로 진행한다. 이때, 주의해야 할 것은, 상기 티타늄 찌꺼기를 제거하는 공정에 의해 티타늄 실리사이드막(50)이 과다하게 손상되어서는 안된다는 것이다.
첫째는, 예컨대 라디오 주파수(RF), 일렉트론 사이클론 레저넌스(ECR) 또는 인덕티브 커플 플라즈마(ICP) 방식을 채용한 스퍼터 식각(sputter etch)이다. 이때, 상기 스퍼터 식각은 티타늄 찌꺼기가 있는 실리시데이션이 필요하지 않은 영역 뿐만아니라 티타늄 실리사이드막이 형성되어 있는 실리시데이션이 필요한 영역에서 동시에 행해지며, 룸 온도(room temperature) 이상의 온도에서 행한다.
상기 스퍼터 식각은 10Å의 산화막 식각 시 8Å의 티타늄 실리사이드막을 소모하므로, 티타늄 실리사이드막의 과다한 손상없이 상기한 티타늄 찌꺼기를 제거할 수 있다.
둘째는, 그 혼합 비율이 1:4:20인 수산화 암모늄(NH4OH)과 과산화수소(H2O2)와 탈이온수를 혼합한 용액을 사용한 습식 세정 공정으로 상기 티타늄 찌꺼기를 제거하는 방법이다.
셋째는, 그 혼합 비율이 1:1인 플루오르화 암모늄(NH4F)과 에틸렌 글리콜(ethylene glycol)을 혼합한 용액을 사용한 습식 세정 공정으로 상기 티타늄 찌꺼기를 제거하는 방법이다.
도 7은 텅스텐막(60)을 형성한 후의 단면도로서, 이는, 티타늄 찌꺼기가 완전히 제거되어 있는 반도체 기판(40) 전면에, 예컨대 실레인막(54)과 불순물이 도우프되지 않은 글래스(56)와 테트라 에틸 옥시 실리콘막(58)을 차례대로 증착함으로써 층간절연막을 형성하고, 실리시데이션이 필요하지 않은 영역에서는 다결정실리콘막(42)을 노출시키고, 실리시데인션이 필요한 영역에서는 티타늄 실리사이드막(50)을 노출시키는 홀들을 형성한 후, 티타늄/ 티타늄 나이트라이드막으로 된 장벽금속막 (도시되지 않음)을 상기 홀들의 내벽에 형성하고, 이어서 이 홀들을 매립하도록 텅스텐(W)을 증착하는 공정에 의해 형성된다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.
본 발명에 의한 반도체 소자 제조 시 잔류물 제거방법에 의하면, 실리시데이션이 필요하지 않은 영역에 잔류하게 되던 티타늄 찌꺼기를 스퍼터 식각 방식이나 수산화 암모늄과 과산화수소와 탈이온수를 혼합한 용액 또는 플루오르화 암모늄과 에틸렌 글리콜을 혼합한 용액을 사용한 세정 공정으로 완전히 제거한 후 후속 공정을 행한다. 그러므로, 티타늄 찌꺼기에 의한 아웃게싱을 방지할 수 있으므로 텅스텐의 접착력을 향상시키기 위해 텅스텐 증착전에 도포하는 티타늄/ 티타늄 나이트라이드막의 도포성을 향상시킬 수 있을 뿐만아니라 보이드 발생없이 텅스텐을 매립할 수 있다.
따라서, 본 발명에 의하면, 다결정실리콘막과 텅스텐막의 접촉 불량을 방지할 수 있으므로 소자의 신뢰도를 향상시킬 수 있다.

Claims (14)

  1. 반도체 기판의 일 영역에 실리콘막과 실리사이드화 방지막이 적층되어 있는 제1 구조물과 반도체 기판의 다른 영역에 실리콘막만이 적층되어 있는 제2 구조물을 형성하는 제1 공정;
    상기 제1 및 제2 구조물 상에 티타늄을 증착한 후 실리시데이션을 위한 열처리를 행하는 제2 공정; 및
    상기 제1 구조물 상에 잔류하는 티타늄을 스퍼터 식각으로 제거하는 제3 공정을 진행하는 것을 특징으로 하는 반도체 소자 제조 시 잔류물 제거방법.
  2. 제1항에 있어서,
    상기 실리사이드화 방지막은 산화물로 이루어진 것을 특징으로 하는 반도체 소자 제조 시 잔류물 제거방법.
  3. 제1항에 있어서, 상기 실리시데이션을 위한 열처리는,
    상기 티타늄이 증착되어 있는 반도체 기판을 1차 열처리하는 제1 단계와, 상기 1차 열처리에서 반응되지 않고 남은 티타늄을 황산으로 스트립하는 제2 단계와, 황산 스트립 공정 후의 기판을 2차 열처리하는 제3 단계로 진행하는 것을 특징으로 하는 반도체 소자 제조 시 잔류물 제거방법.
  4. 제1항에 있어서,
    상기 스퍼터 식각은 라디오 주파수(RF), 일렉트론 사이클론 레저넌스(ECR) 및 인덕티브 커플 플라즈마(ICP) 방식 중 어느 하나를 채용하여 행하는 것을 특징으로 하는 반도체 소자 제조 시 잔류물 제거방법.
  5. 제4항에 있어서,
    상기 스퍼터 식각은 룸 온도(room temperature) 이상의 온도에서 행하는 것을 특징으로 하는 반도체 소자 제조 시 잔류물 제거방법.
  6. 제1항에 있어서,
    상기 제1 구조물 상에 잔류하는 티타늄을 제거하기 위한 상기 제3 공정은, 반도체 기판의 일 영역 뿐만아니라 반도체 기판의 다른 영역에서도 동시에 행해지는 것을 특징으로 하는 반도체 소자 제조 시 잔류물 제거방법.
  7. 반도체 기판의 일 영역에 실리콘막과 실리사이드화 방지막이 적층되어 있는 제1 구조물과 반도체 기판의 다른 영역에 실리콘막만이 적층되어 있는 제2 구조물을 형성하는 제1 공정;
    상기 제1 및 제2 구조물 상에 티타늄을 증착한 후 실리시데이션을 위한 열처리를 행하는 제2 공정; 및
    상기 제1 구조물 상에 잔류하는 티타늄을 수산화 암모늄(NH4OH)과 과산화수소(H2O2)와 탈이온수를 혼합한 용액으로 제거하는 제3 공정을 진행하는 것을 특징으로 하는 반도체 소자 제조 시 잔류물 제거방법.
  8. 제7항에 있어서, 상기 실리시데이션을 위한 열처리는,
    상기 티타늄이 증착되어 있는 반도체 기판을 1차 열처리하는 제1 단계와, 상기 1차 열처리에서 반응되지 않고 남은 티타늄을 황산으로 스트립하는 제2 단계와, 황산 스트립 공정 후의 기판을 2차 열처리하는 제3 단계로 진행하는 것을 특징으로 하는 반도체 소자 제조 시 잔류물 제거방법.
  9. 제7항에 있어서,
    상기 제1 구조물 상에 잔류하는 티타늄을 제거하기 위한 상기 제3 공정은, 반도체 기판의 일 영역 뿐만아니라 반도체 기판의 다른 영역에서도 동시에 행해지는 것을 특징으로 하는 반도체 소자 제조 시 잔류물 제거방법.
  10. 제7항에 있어서,
    수산화 암모늄(NH4OH)과 과산화수소(H2O2)와 탈이온수의 혼합 비율은 1:4:20인 것을 특징으로 하는 반도체 소자 제조 시 잔류물 제거방법.
  11. 반도체 기판의 일 영역에 실리콘막과 실리사이드화 방지막이 적층되어 있는 제1 구조물과 반도체 기판의 다른 영역에 실리콘막만이 적층되어 있는 제2 구조물을 형성하는 제1 공정;
    상기 제1 및 제2 구조물 상에 티타늄을 증착한 후 실리시데이션을 위한 열처리를 행하는 제2 공정; 및
    상기 제1 구조물 상에 잔류하는 티타늄을 플루오르화 암모늄(NH4F)과 에틸렌 글리콜(ethylene glycol)을 혼합한 용액으로 제거하는 제3 공정을 진행하는 것을 특징으로 하는 반도체 소자 제조 시 잔류물 제거방법.
  12. 제11항에 있어서, 상기 실리시데이션을 위한 열처리는,
    상기 티타늄이 증착되어 있는 반도체 기판을 1차 열처리하는 제1 단계와, 상기 1차 열처리에서 반응되지 않고 남은 티타늄을 황산으로 스트립하는 제2 단계와, 황산 스트립 공정 후의 기판을 2차 열처리하는 제3 단계로 진행하는 것을 특징으로 하는 반도체 소자 제조 시 잔류물 제거방법.
  13. 제11항에 있어서,
    상기 제1 구조물 상에 잔류하는 티타늄을 제거하기 위한 상기 제3 공정은, 반도체 기판의 일 영역 뿐만아니라 반도체 기판의 다른 영역에서도 동시에 행해지는 것을 특징으로 하는 반도체 소자 제조 시 잔류물 제거방법.
  14. 제11항에 있어서,
    플루오르화 암모늄(NH4F)과 에틸렌 글리콜의 혼합 비율은 1:1인 것을 특징으로 하는 반도체 소자 제조 시 잔류물 제거방법.
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