KR100454476B1

KR100454476B1 - 텔레비전수신기의보조데이터디코더의대기동작을제공하는시스템

Info

Publication number: KR100454476B1
Application number: KR1019960041973A
Authority: KR
Inventors: 털츠 쥬리
Original assignee: 톰슨 콘슈머 일렉트로닉스, 인코포레이티드
Priority date: 1995-09-26
Filing date: 1996-09-24
Publication date: 2005-08-05
Also published as: DE69625019D1; MX9604366A; CN1104138C; CA2186052C; PL316274A1; US5900913A; KR970019593A; MY116564A; CA2186052A1; PL181550B1; CN1154038A; EP0766467A3; JP3462354B2; EP0766467A2; DE69625019T2; PT766467E; TW312885B; EP0766467B1; SG43416A1; JPH09172622A

Abstract

폐쇄 캡션 데이터와 같은 텔레비전 신호의 데이터 신호 성분(CCDATA)으로부터 데이터를 디코딩하는 디코더(102)는 텔레비전 수신기의 정상 동작 모드 동안에 편향 신호에 응하여, 그리고 텔레비전 수신기의 대기 동작 모드 동안에 분리된 동기 신호(CSYNC)에 응하여 데이터 신호를 디코딩한다.

Description

텔레비전 수신기의 보조 데이터 디코더에 관한 대기 오퍼레이션을 제공하는 시스템{A SYSTEM PROVIDING STANDBY OPERATION OF AN AUXILIARY DATA DECODER IN A TELEVISION RECEIVER}

본 발명은 텔레비전 신호에 포함될 수도 있는 폐쇄 캡션 데이터(closed caption data)와 같은 보조 데이터 신호 성분을 디코딩하는 텔레비전 신호 처리 시스템에 관한 것이다.

1990년대 텔레비전 디코더 회로에 있어서, 미국에서 판매된 13 인치 이상의 모든 텔레비전 세트는 많은 텔레비전 신호의 데이터 신호 성분에 포함되어 있는 폐쇄 캡션(closed caption: CC)을 디코딩할 수 있어야 했었다. CC 데이터 신호 성분은 텔레비전 신호의 필드 1의 라인 21 각각이 발생하는 동안에 2 바이트의 데이터로 구성된다. CC 디코더는 CC 데이터 신호 성분으로부터 데이터를 추출한다. 텔레비전 수신기의 비디오 처리부는 비디오 프로그램 정보 및 CC 데이터에 대응하는 정보를 포함하는 출력 비디오 신호를 생성한다. 출력 비디오 신호에 응하여 생성된 디스플레이의 이미지의 일부는 CC 데이터에 대응하는 텍스트를 포함한다. CC 데이터는 텔레비전 프로그램의 오디오 프로그램을 나타낼 수 있으며, 이 경우에 있어서 디스플레이된 텍스트는 오디오 프로그램의 가시적인 표시(visible representation)를 제공한다.

데이터 성분들의 다른 형태는 폐쇄 캡션 디코더와 같은 디코더를 사용하여 디코딩하는데 적절한 형태로 텔레비전 신호에 포함될 수도 있다. 예를 들어, 미국 전자 산업 협회(EIA) 608 사양에 따라 시간 정보와 프로그램 타이틀 등과 같은 확장 데이터 서비스(XDS)가 텔레비전 신호의 필드 2의 라인 21에 포함될 수 있다. 또한 텔리텍스트 데이터 및 Starsight 프로그램 가이드 데이터가 수직 귀선 소거 동안의 여러 수평 라인 간격들에, 예를 들면 라인 16의 기간에 포함될 수 있다. 본원에서 사용되는 보조 데이터란 용어는 패쇄 캡션 디코더와 같은 디코더를 사용하여 추출될 수 있는 텔레비전 신호의 임의의 형태의 데이터 성분, 예를 들면 폐쇄 캡션, XDS, 텔리텍스트 및 Starsight 을 포함한다. 마찬가지로, 본원에서 사용되는 보조 데이터 디코더란 용어는 상술된 보조 데이터의 다양한 형태를 디코딩하는 디코더를 포함한다.

보조 데이터를 정확히 디코딩하기 위해서, 보조 데이터 디코더는 수평 디스플레이 간격 중 보조 데이터를 포함하는 간격 동안에, 예를 들면 폐쇄 캡션 데이터의 필드 1의 라인 21의 후반부 동안에 동작하도록 타이밍이 맞추어져야 한다. 텔레비전 수신기는 수평 디스플레이 간격 발생을 나타내는 다양한 타이밍 신호를 생성한다. 예를 들어, 분리된 수평 동기 신호는 텔레비전 신호의 동기 신호 성분에 응하여 생성된다. 또한, 수평 편향 신호는 키네스코프와 같은 이미지 디스플레이 장치의 전자 빔 편향 기능을 제어하기 위해 발생된다.

편향 신호를 이용하여 보조 데이터 디코더를 제어하면 디코딩된 데이터의 신뢰도는 높아질 수 있다. 동기 신호의 펄스들에 의해 제어되는 수평 라인 카운터 및 지연 카운터와 같은 디코더의 기능을 동기 신호의 잡음 펄스에 응하여 부정확하게 카운트하여 디코더를 부적절하게 동작시킬 수 있다. 동기 신호는 텔레비전 신호로부터 얻어지며 동기 신호는 텔레비전 신호의 잡음에 대응하는 잡음 펄스를 포함할 수 있다. 이에 비해, 편향 신호는 잡음 영향을 거의 받지 않은 안정하고 균일한 진폭 펄스 파형을 생성하는 위상 동기 루프(PLL) 회로를 사용하는 경우에 발생된다. 그래서, 편향 신호를 사용하여 보조 데이터 디코더를 제어하는 것이 바람직하다.

본 발명은 편향 신호들이 유용하지 않은 경우 동작 모드 동안에 편향 신호를 사용하여 제어되는 폐쇄 캡션 디코더를 동작하게 하는 것이 바람직하다는 인식에 일부 근거하여 이루어진 것이다. 텔레비전 수신기는, 통상적으로 정상 동작 모드 및 대기 동작 모드(standby mode of operation)를 가진다. 정상 동작 모드 동안에는, 편향 회로를 포함한 모든 회로들이 전력이 공급된 상태에 있고, 수신기는 디스플레이 장치 상에 이미지를 생성하는데 필요한 편향 신호 및 비디오 출력 신호를 포함한 모든 신호들을 발생한다. 대기 모드 동안에는, 텔레비전 수신기는 디스플레이 장치를 디스에이블하는 턴 오프 상태에 있고, 디스플레이 장치를 제어하기 위한 편향 신호는 불필요하게 된다. 대기 모드 동안에 소비 전력을 감소하기 위해, 편향 회로는 비활성화될 수 있다. 그 결과, 보조 데이터 디코딩과 같은 편향 신호들에 의존하는 기능들은 대기 모드 동안에 동작하지 않는다. 그러나, 대기 모드 동안에 보조 데이터를 수신하여 디코딩하는 것이 바람직하다.

예를 들어, 프로그램 가이드 기능의 일부로서 대기 모드 동안에도 XDS 및 Starsight 데이터를 수신하여 디코딩하고 메모리에 저장하도록 하면, 그후 정상 동작 모드 동안에 디스플레이될 수 있다. XDS 및 Starsight 데이터는 특정 텔레비전 신호들, 예를 들면 공중 방송 시스템(PBS) 채널로부터의 신호들에 포함되어 있기 때문에, 보조 데이터를 수신하기 위하여 특정 채널에 동조할 필요가 있을 수 있다. 대기 모드 동안에 특정 채널에 동조하고, 보조 데이터를 수신하고 처리하도록 하면, 정상 모드 동안에 텔레비전 수신기 사용에 지장을 초래하지 않는다.

상술된 문제점 인식에 부가하여, 본 발명은 시스템 동작의 하나의 모드 동안에는 제 1 타이밍 신호에 응하여, 그리고 시스템 동작의 또 다른 모드 동안에는 제 2 타이밍 신호에 응하여 텔레비전 신호의 보조 데이터 신호 성분을 디코딩하는 시스템을 제공함으로써 그 문제점을 해결하고 있다.

본 발명은 이하의 기재된 도면을 참조하면 더 잘 이해될 것이다.

도 1은 폐쇄 캡션 디코딩 기능을 구비한 텔레비전 수신기의 일부를 도시한다. 도 1에서, 동조된 채널 신호를 나타내는 IF 주파수의 신호 IF VIDEO를 생성하도록 안테나 또는 케이블과 같은 RF 소스로부터의 신호 RF IN은 특정 텔레비전 채널에 동조한 튜너(tuner)에 결합된다. 신호 IF VIDEO는 도 1에 도시된 텔레비전 처리 집적 회로(14)(IC)에 결합된다. IC(14)와 같은 집적 회로는 텔레비전 "원칩(one-chip)" IC 또는 "정글칩(jungle chip)" IC로 알려져 있기도 하다. 도 1의 IC(14)의 기능을 제공하는데 적절한 IC의 예는 Sanyo에 의해 제조된 LA 7612 IC이다. 도 1에 도시된 바와 같이, 마이크로컨트롤러(μC) IC(10)는 중앙 처리 유닛(CPU), RAM, ROM 및 온 스크린(on-screen) 디스플레이(OSD) 처리 기능을 포함하는 특성들을 제공한다. 상술한 기능을 제공하는 μC 장치의 예는 SGS 톰슨사(SGS-Thomson, Inc)에 의해 제조된 ST9 프로세서이다. 이하에 기술되는 바와 같이, μC(10)는 본 발명의 원리에 따라 보조 데이터 디코딩 기능도 포함한다.

도 1에서, IC(14)는 IC(14) 출력에서 베이스밴드 신호 VIDEO OUT을 생성하도록 신호 IF VIDEO를 처리하는 종래의 IF 회로를 포함하는 IF 섹션(141)을 포함한다. 베이스밴드 신호 VIDEO OUT은 신호 CC VIDEO에 대한 소스로서 보조 베이스밴드 비디오 신호 AUX VIDEO 및 신호 VIDEO OUT 중 하나를 선택하는 비디오 스위치(18)에 결합된다. 신호 AUX VIDEO는, 예를 들어 VCR과 같은 제2 텔레비전 수신기로부터 베이스밴드 비디오 출력에 의해 제공될 수 있다. 신호 CC VIDEO는 비디오, 동기 및 데이터 신호 성분을 포함하고, 비디오 신호 처리용의 IC(14)와 폐쇄 캡션 처리를 행하는 마이크로컨트롤러(μC) IC(10)에 결합된다.

신호 CC VIDEO는 IC(14)의 비디오 신호 처리 섹션(142)을 처리하여 신호 CC VIDEO 의 비디오 정보 성분을 나타내는 적색, 녹색 및 청색(R,G,B) 신호를 생성하게 된다. 유닛(142)은 종래의 휘도 처리 기능, 색도 처리 기능 및 매트릭스 기능을 포함한다. 유닛(142)으로부터의 R, G 및 B 출력들은 IC(14)로부터의 R, G 및 B 출력들 RGBOUT의 소스로서 유닛(142)에서 R, G 및 B 신호들 또는 온-스크린(on-screen) 디스플레이(OSD) 프로세서(104)로부터의 신호들 OSD RGB 중 하나를 선택하는 RGB 스위치(143)에 결합된다.

이하에서 보다 상세히 설명되는 바와 같이, OSD 프로세서(104)로부터의 신호 OSD RGB는 채널 번호 또는 시간과 같은 그래픽 정보와 디스플레이된 이미지에 포함되는 폐쇄 캡션 정보를 포함한다. 신호 OSD OUT은 그래픽 또는 폐쇄 캡션 데이터가 디스플레이된 이미지에 포함되는 간격들 동안에 신호 RGBOUT의 소스가 되도록 스위치(143)는 μC(10)에 의해 발생되는 제어 신호(도 1에 도시되지 않음)에 의해 제어된다. 신호 RGBOUT는 신호 CC VIDEO의 비디오 정보 성분을 나타내는 제 1 부분과, 그래픽을 나타내는 제2 부분과, 신호 CC VIDEO의 패쇄 캡션 데이터 신호 성분을 나타내는 제 3 부분을 갖는 이미지를 생성하기 위해 도 1의 키네스코프(15)와 같은 디스플레이 장치에 결합된다.

또한 클램프(144), 동기 분리기(145) 및 편향 신호 발생기(146)는 신호 CC VIDEO를 처리하여 편향 신호 HOUT 및 VOUT을 생성하기 위한 IC(14)에 포함되어야 한다. 신호 HOUT 및 VOUT는 디스플레이 장치(15)의 편향 기능을 제어하는 고진폭 램프 신호들 H 및 V를 생성하기 위해 편향 유닛(17)에 의해 더 처리되는 저진폭 펄스 파형들을 나타낸다. 클램프(144)는 비디오 신호의 페데스탈(pedestal) 레벨과 같은 레벨로 신호 CC VIDEO의 DC 성분을 클램프한다. 동기 분리기(145)는 클램프된 비디오 신호의 동기 신호 성분의 동기 펄스들의 피크 진폭과 클램프된 DC 레벨 사이의 거의 중간인 기준 레벨과 클램프된 비디오 신호를 비교함으로써 복합 동기 신호를 생성한다. 클램프(144) 및 동기 분리기(145)에 적절한 회로는 쥬리 털트(Juri Tult)가 1993년 7월 29일 출원한 국제 특허 출원 제PCT/US 93/07163호(국제 공개 제WO 94/07334호 기초 하에 1994년 5월 31일 공개됨)에 더 상세히 기재되어 있다. 본 출원과 동일한 출원인에게 양도된 상술한 국제 특허 출원은 본 명세서의 참고문헌으로 결합되어 있다. 또한 상기된 복합 동기 신호에 응하여 수평 및 수직 동기 신호 HS 및 VS를 각각 생성하는 수평 및 수직 동기 분리기 회로는 동기 분리기(145)에 포함된다.

편향 신호 발생기(146)는 동기 분리기(145)로부터의 수평 동기 신호 HS 및 수직 동기 신호 VS에 응하여 펄스 파형 HOUT과 VOUT을 제공하는 회로를 포함한다. 예를 들어, 유닛(146)은 분리된 동기 신호 HS의 수평 동기 펄스에 응하여 신호 HOUT에서 수평 주사 레이트의 안정된 펄스 파형을 제공하는 위상 동기 루프(PLL)를 포함한다. 신호 HOUT 및 VOUT은 도 1의 편향 유닛(17)에 결합되며, 이 유닛은 고전압 증폭기 및 비교적 저진폭 펄스 신호 HOUT 및 VOUT을, 키네스코프(15)의 편향 기능을 제어하는 큰 진폭 램프 신호 H 및 V로 변화시키는 변환기 및 고전압 증폭기를 포함한다. 부가적으로, 편향 유닛(17)은 수평 귀선 펄스 HPLS 및 수직 귀선 펄스 VPLS 각각을 생성하는 귀선 펄스 발생 회로를 포함한다. 편향 제어 제공에 부가하여, 귀선 펄스 HPLS 및 VPLS는 μC(10)에 결합되고 이하에 설명될 본 발명의 양상에 따른 제어 폐쇄 캡션 디코딩에 사용된다. 편향 유닛(17)의 상기된 특징은, 예를 들어 미국 인디아나주 인디아나폴리스에 있는 톰슨 콘슈머 일렉트로닉스 인코포레이숀(THOMSON CONSUMER ELECTRONICS, INC)에 의해 제조된 CTC-176 칼라 텔레비전 섀시(chassis)로부터 알 수 있다.

도 1은 대기 전원(131)및 동작 전원(13)이 도시되어 있다. 대기 전원(131)은 시스템의 정상 동작 모드 동안[즉, 시스템이 턴온되어 디스플레이 장치(15)상에 이미지를 생성할 때] 및 대기 동작 모드(standby mode of operation) 동안에(즉, 시스템이 턴오프되어 이미지를 디스플레이 하지 않을 때) 전원 전압 STBY를 생성한다. 동작 전원(13)은 정상 동작 모드 동안에만 전원 전압 RUN을 공급한다. 대기 모드 동안에, 시스템은 AC 주전원에 접속되지만 전원 전압 RUN은 생성되지 않는다. 동작 전원(13)이 전압 RUN을 생성하는지 아닌지는 μC(10)로부터 신호 STANDBY에 의해 제어된다. 예를 들어, 신호 STANDYBY 상의 로직 0은 정상 모드를 나타내고, 동작 전원(13)의 스위치를 폐쇄하여 전원 전압 RUN이 생성되게 한다.

로직 1에서 신호 STANBY는 대기 모드를 나타내고, 동작 전원(13)의 스위치를 개방하여 전압 RUN의 발생을 디스에이블한다. 마이크로컨트롤러(10)는 사용자로부터의 전력 온/오프 명령에 응하여 신호 STANDBY를 생성한다. 예를 들어, 사용자는 시스템을 턴오프하기 위해 원격 제어기(12)의 전력 온/오프 버튼을 작동시킨다. 그러면 명령을 표시하는 적외선(IR) 신호는 원격 제어기(12)에 의해 생성되어 IR 수신기(121)에 의해 수신된다. IR 수신기(121)는 그 IR 신호를 디지털 신호로 변환시키고, 이 변환된 디지털 신호는 μC(10)에 의해 처리되고, 그 결과 논리 1로 설정된 신호 STANDBY가 생성되어, 전압 RUN의 발생이 디스에이블된다.

전원 전압 STBY는 정상 모드 및 대기 모드 동안에 동작하는 도 1의 기능부들에 공급된다. 예를 들어, μC(10)는 신호 STANDY와 같은 제어 신호들을 발생하는 양 모드들 동안에 동작해야 한다. 보다 상세히 말하자면, 사용자가 대기 모드 동안에 원격 제어기(12)의 " 전력 오프" 버튼 및 대기 모드 동안의 "전력 온" 버튼을 조작하면, 이것은 μC(10)에 의해 검출되고 처리되어, 신호 STANDBY의 상태를 제어한다. 신호 CC VIDEO가 대기 모드 동안에 생성되어 Starsight 데이터와 같은 보조데이터가 수신되고 디코딩되도록 해야하기 때문에, 신호 STANDBY 는 튜너(19), 비디오 스위치(18) 및 원칩(14)에도 결합된다.

전원 전압 RUN은 대기 모드 동안에 불필요한 기능부들에 결합된다. 대기 모드 동안에 어떤 회로로부터 전력을 제거함으로써, 전력 소비는 상당히 감소될 수 있다. 예를 들어, 대기 모드 동안에는 디스플레이가 생성되지 않기 때문에 신호 V 및 H는 필요하지 않다. 그러므로, 편향 유닛(17)은 전원 전압 RUN을 수신하고 대기 모드 동안에는 디스에이블된다. 신호 H 및 V를 발생하는 고전압 회로들을 디스에이블하는 것은 전력 소비를 현저히 감소시키지만, 귀선 신호 HPLS 및 VPLS와 같은 고 전압 신호들로부터 얻어진 신호들이 발생되는 것은 방지한다. 대기 모드 동안에 신호 HPLS 및 VPLS가 존재하지 않으면, 대기 모드 동안의 보조 데이터 디코딩에 영향을 미치고, 이는 이하에서 기술되는 바와 같이 본 발명의 양상에 의해 해결된다. 대기 모드 동안 편향 유닛(17)을 디스에이블하는 것에 부가하여, 색도 처리와 같은 IC(14)의 어떤 기능들은 대기 모드 동안에는 불필요하다. 이러한 IC(14)의 기능은 전원 전압에 의해 전력이 공급되고 대기 모드 동안에는 디스에이블된다.

도 1은 마이크로컨트롤러(10)내에 포함된 예시적인 보조 데이터 디코딩 기능을 도시한다. 보다 상세히 말하자면, 폐쇄 캡션 데이터는 클램프(105), 동기 슬라이서(101), CC 데이터 슬라이서(103) 및 CC 디코더(102)를 포함하는 캡션 데이터 처리 기능들에 의해 신호 CC VIDEO로부터 디코딩된다. 클램프(105), 동기 슬라이서(101) 및 데이터 슬라이서(103)는 상기된 국제 특허 출원 제PCT/US93/07163에 더 상세히 기술되어 있는 회로를 사용하여 실행될 수 있다. IC(14)의 클램프(144)와 유사하게 클램프(105)는 소정의 레벨로 신호 CC VIDEO의 DC 성분을 클램프한다. 동기 슬라이서(101) 및 데이터 슬라이서(103)는 동기 펄스 진폭의 50%, 보조 데이터 진폭의 50%를 각각 나타내는 기준 레벨들과 클램핑된 CC VIDEO 신호를 비교하는 비교기들을 각각 포함한다. 그래서, 동기 슬라이서(101)의 출력은 복합 동기 정보, 즉 수평 동기 펄스 및 수직 동기 펄스를 포함하는 2 진 신호 CSYNC이다. 신호 CSYNC의 동기 펄스의 타이밍 특성은 CC VIDEO의 동기 신호 성분의 대응 특성과 동기된다. 데이터 슬라이서(103)의 출력은 보조 데이터 간격 동안에(예를 들어, 폐쇄 캡션 데이터에 대한 필드 1의 라인 21의 후반부) 신호 CC VIDEO의 보조 데이터 신호 성분을 나타내는 2진 신호 CCDATA이다.

디스플레이가 키네스코프(15)상에 생성되는 경우 정상 동작 모드 동안에, 폐쇄 캡션 데이터와 같은 디스플레이된 이미지에 포함되는 신호 CCDATA의 보조 데이터는 μC(10)의 OSD 프로세서에 의해 처리되어 폐쇄 캡션 데이터를 나타내는 R, G 및 B 신호 OSD RGB를 생성하게 된다. 더 상세하게 말하자면, OSD 프로세서(104)에 포함된 ROM은 신호 CCDATA의 2진값을 R,G 및 B 칼라 신호치를 나타내는 2진 코드로 변환하는 "룩업 테이블"을 저장한다. 2진 칼라 신호치는 μC(10)에 포함되어 있는 디지털-아날로그 변환기(DAC)에 의해 아날로그 신호 OSD RGB로 변환된다. IC(14)내의 RGB 스위치(143)는 보조 데이터가 디스플레이되는 간격 동안 디스플레이 유닛(15)에 신호 OSD RGB를 결합시킨다.

도 2는 도 1의 CC 디코더(102)의 부분을 보다 상세히 도시한다. 도 2에 도시된 회로는 수평 주사 레이트 FH의 2, 4, 8 및 128 배의 클럭 펄스들을 각각 제공하는 출력 신호 2_FH, 4_FH, 8_FH 및 128_FH를 생성한다. 여기서, FH는 NTST 시스템에 대해서는 약 15.75kH이다. 클럭 펄스는 CC 디코더의 여러 동작 타이밍을 맞추는데 사용된다. 예를 들어, 신호 2_FH의 펄스들은 하프-라인(half-line) 간격들을 표시하고 라인 21의 후반부 동안에 CC 데이터 추출을 인에이블하는데 사용될 수 있다. 도 2의 입력 신호들은 클럭 신호 CLK 및 도 1에 관하여 상술된 3개의 신호들, 즉 복합 분리 동기 신호 CSYNC, 편향 신호 HPLS 및 전원 제어 신호 STANDBY를 포함한다. 신호 CLK는, 예를 들어 μC(10)용의 마스터 클럭 신호를 발생하는 수정 발진기에 의해 발생되는 클럭 4 MHz의 신호이다.

도 2에 도시된 바와 같이, 출력 신호 128_FH,8_FH, 4_FH 및 2_FH는 8-비트 카운터(20)의 출력에 발생된다. 카운터(20)는 신호 CLK를 수신하는 토글 입력을 가지는 리플 카운터이다. 카운터(20)의 최하위 출력, 즉 출력 QA는 각 하강 에지(로직 1에서 로직 0으로의 전이)에 응하여 상태를 바꾼다. 이는 출력 QA가 신호 CLK의 주파수 절반의 주파수에서 펄스를 생성하는 결과를 초래한다. 신호 CLK의 주파수가 4 MHz인 경우, 출력 QA의 신호 128_FH는 수평 주파수 FH의 약 128 배의 주파수를 나타낸다. 카운터(20)의 각각의 출력은 주파수가 다음 최하위 출력 신호의 주파수의 절반인 신호를 생성한다. 그래서, 출력 QB는 FH의 거의 64 배의 신호 및 카운터(20)의 최상위 출력, 즉 출력 QH는 FH와 거의 동일한 주파수를 가지는 신호를 생성한다. 수평 주파수의 2, 4 및 8 배의 주파수, 즉 2_FH, 4_FH 및 8_FH의 각 신호는 도 2에 도시된 바와 같이 각각 출력 QG, QF 및 QE에서 생성된다.

카운터(20)는 신호 HSTART를 수신하는 CLR이라 기호가 붙여진 "클리어" 입력을 가진다. 또 이하에 기술되는 바와 같이, 신호 HSTART는 수평 동기 신호에 응하여 발생된다. 각 수평 라인 간격의 시작점에서, 신호 HSTART는 카운터(20)의 모든 출력을 로직 0으로 리셋시키는 로직 1의 값을 취한다. 그래서, 각 라인 간격 동안에 카운터(20)에 의해 생성되는 카운트는 각 라인 간격의 시작점에서 제로에서 시작한다.

8-비트 카운터(20)는 74393형 IC에 포함된 회로와 같은 4-비트 리플 카운터 로직 회로를 2개 결합시킴으로써 구현될 수 있다. 제1의 4-비트 카운터는 카운트의 4 개의 최하위 비트, 즉 카운터(20)의 출력 QD, QC, QB 및 QA를 생성하고 제 2의 4-비트 카운터는 4 개의 최상위 카운트 비트, 즉 카운터(20)의 출력 QH, QG, QF 및 QE를 생성한다. 제1 카운터의 최상위 출력은 제2 카운터의 토글 입력에 결합된다.

도 2에 도시된 바와 같이, D-형 플립플롭(DEF)(23)은 DEF(23)의 출력 Q에서 펄스 신호 CSFH를 발생한다. D-형 플립플롭(DEF)(23)의 출력 Q의 신호 CSFH는 DEF(23)의 클럭 입력의 신호 CSYNC에 응하여 생성된다. DEF(23)의 D 입력은 로직 1(VCC)에 결합된다. 그 결과, 신호 CSYNC에서 각 상승 에지(로직 0에서 로직 1로의 전이)에 의해 신호 CSFH에 로직 1을 생성한다. 도 2에 CLRN로 나타내고 있는 DEF(23)의 클리어 입력은 NAND 게이트(22)를 경유하여 카운터(20)의 3개의 최상위 출력 신호를 결합하여 생성되는 신호 HEND를 수신한다. 신호 CSFH는 각 수평 라인 간격의 최후 1/8(즉, 최종 8 ㎲) 동안에 신호 HEND에 발생하는 로직 0에 의해 강제적으로 로직 0이 된다. 그 결과, 펄스는 주파수 FH의 신호 CSFH에 발생하고, 입력 텔레비전 신호의 수평 동기 성분에 동기된다. 또한, 그 펄스는 거의 87.5%의 듀티 사이클을 나타낸다. 즉, 신호 CSFH는 수평 라인 간격의 처음의 56 ㎲에 대하여서는 로직 1(VCC)의 상태이며 라인 간격의 나머지 8 ㎲에 대하여서는 로직 0(그라운드)의 상태이다. 이 듀티 사이클은 신호 CSFH의 펄스 파형이 수직 간격, 즉 등화 및 수직 동기 펄스들 동안에 존재하는 신호 CSYMC의 하프 라인 펄스에 의해 영향을 받지 않는다.

신호 CSFH 및 HPLS는 2 대 1 멀티플렉서(25)(2:1 MUX)의 각각의 입력에 결합된다. MUX(25)는 MUX(25)의 선택 입력 SEL의 신호 STANDBY에 응하여 MUX(25)의 출력 Q에 신호 CSFH 및 HPLS 중 하나를 결합시키는 스위치로서 작용한다. 신호 STANDBY가 로직 1, 즉 대기 모드 동작인 경우, 신호 CSFH는 MUX(25)의 출력 Q에 결합된다. 신호 STANDBY가 로직 0, 즉 정상 모드 동작인 경우, 신호 HPLS는 출력 Q에 결합된다. 그래서, MUX(25)의 출력 Q의 신호 MXFH는 주파수 FH의 펄스 신호이며, 이 주파수 FH의 펄스 신호는 정상 모드 동작 동안에는 편향 신호에 동기되며, 대기 모드 동작 동안에는 입력 텔레비전 신호의 동기 성분에 동기화된다.

MUX(25)의 출력은 DEF(26), DEF(27), 2-입력 NOR 게이트(28) 및 인버터(29)를 경유하여 신호 HSTART의 발생을 제어한다. 신호 HSTART는 카운터(20)의 CLR 입력에 결합되고, 따라서, 로직 1인 경우 카운터(20)를 "클리어" 또는 리셋한다. DEF(26)는 신호 CLK의 포지티브 전이 동안에 신호 MXFH를 샘플링하여 DEF(26)의 출력 Q에 신호 DMXFH를 생성하게 한다. 부가적으로, DEF(26)는 신호 CLK에 신호 DMXFH 및 HSTART를 동기한다. 초기에, 신호 DMXFH이 로직 0에 있으며, 이것은 DEF(27)의 출력이 로직 0이 되게 하고, 인버터(29)의 출력을 로직 1이 되게 한다. NOR 게이트(28)의 출력의 신호 HSTART는 인버터(29)의 출력이 로직 1인 것에 응하여 로직 0이 되며, 이에 의해 카운터(20)를 인에이블하게 한다. MXFH가 로직 1이 된 후의 신호 CLK의 다음 상승 에지, 즉 수평 라인 간격의 시작점에서 신호 DMCFH는 로직 1로 변하고, 인버터(29)의 출력은 로직 0이 된다. DEF(27)의 출력 Q 및 인버터의 출력이 로직 0이기 때문에, 신호 HSTART는 NOR 게이트(28)를 경유하여 로직 1이 되고 카운터(20)를 리셋한다. 신호 CLK의 다음 상승 에지는 신호 DMXFH의 논리 1의 값을 DEF의 출력 Q에 전달하고, 이에 의해 신호 HSTART가 로직 0이 되게 하고, 카운터(20)를 인에이블시킨다. 따라서, 신호 HSTART는 각 수평 라인 간격의 시작점에서 카운터(20)를 리셋하는 신호 CLK의 한 사이클과 같은 폭을 가지는 포지티브 펄스를 나타낸다. 신호 HSTART의 펄스의 짧은 주기는 카운터(20)의 카운트가 신호 CLK의 다음 상승 에지에 응하여 00 헥스(hex)에서 01 헥스로 변환하는 것을 보장한다.

신호 HSTART는 신호 MXFH에 의해 표시된 수평 라인 간격의 시점에 카운터(20)에 의한 CC 디코더 제어 신호들의 발생을 동기화한다. 신호 MXFH가 시스템 동작 모드에 따른 신호 CSYNC 또는 신호 HPLS에 응하여 생성되기 때문에, CC 디코더 제어 신호들의 발생은 정상 동작 동안에는 편향 신호 HPLS에 응답하여, 그리고 대기 동작 동안에는 분리 동기 신호 CSYNC에 응하여 소정의 제어가 행해진다.

도 2의 실시예를 사용하여 CC 데이터 간격을 특정 라인 내에 위치시키는 것에 부가하여, CC 데이터 간격을 포함하는 특정 라인, 예를 들면 필드 1의 라인 21을 위치시키는 것도 필요하다. 한가지 방법은 필드 간격의 시작점을 나타내는 수직 동기 신호를 사용하여 수직 동기 후의 수평 라인 간격들을 수평 동기 신호에 응답하여 카운트하는 것이다. 라인 카운트는 소정의 라인 간격이 발생하는 시점을 결정하도록 모니터된다. 편향 회로가 상기된 신뢰할 수 있는 파형을 생성하기 때문에, 수직 편향 신호 VPLS는 라인 카운터를 초기화하는데 사용될 수 있다. 그러나, 상술된 바와 같이, 편향 신호들이 생성되지 않는 대기 모드 동안에도 라인 카운터를 포함하는 CC 디코더를 동작시키는 것이 필요할 수 있다. 도 3은 대기 모드 동안에는 텔레비전 신호로부터 분리된 수직 동기 신호에 응하여, 그리고 정상 동작 모드 동안에는 수직 편향 신호에 응답하여 동작하는 수평 라인 카운터의 실시예를 도시한다.

도 3에서, 입력 신호 RESET 및 LC[5..0]는 도 1의 μC(10)의 CPU에 의해 발생되는 제어 신호들이다. 신호 RESET이 로직 1인 경우, D-형 플립플롭(DEF)(352, 354, 334)은 로직 0으로 리셋된다. 신호 RESET은 전력이 처음 인가되는 경우(텔레비전 수신기가 AC 주전원에 접속되는 경우)와 같은 회로의 동작의 시작점에서 통상적으로 활성화(논리 1)된다. 신호 LC[5..0]는 수평 라인 간격이 검출되는 지의 여부를 결정하는 6-비트 2진값(최하위 비트 LC[0] ~최상위 비트LC[5])이다. 이하에서 더 상세히 설명되는 바와 같이, LC[5..0]의 값은 소정의 수평 라인 간격의 시작을 나타내기 위해, 수평 라인 카운터의 출력과 비교되는 하프-라인의 카운트를 나타낸다. CPU는 검출되는 수평 라인을 바꾸기 위해 소프트웨어 제어 하에 LC[5..0]의 값을 바꿀 수 있다. 수정 LC[5..0]는 여러 수평 라인 간격들에서 발생하는 상이한 형태의 CC 데이터의 CC 디코더가 디코딩할 수 있게 한다.

도 3에 도시된 예시적인 실시예에 대하여, LC[5..0]와 시스템에 의해 식별되는 특정 라인 사이의 관계는 LC[5..0] = N*2-9이고, 여기서 N은 NTSC 신호에서 식별되는 라인이다. N에 2가 곱해지는 것은 이하에서 설명되는 바와 같이 하프-라인 간격들이 카운트되기 때문이다. 이하에서 설명되는 타이밍의 관계가 있기 때문에, 하프-라인 간격들의 카운팅은 입력 동기 신호의 제1 와이드 수직 펄스의 검출에 응하여 시작한다. N*2에서 9를 빼는 것은, NTSC의 제1 와이드 수직 동기 펄스의 하프-라인 간격들에서의 위치에 대한 하프-라인 카운트를 수정하기 위함이다. LC[5..0]와 N 간의 상술된 관계는 도 3의 어떤 신호에 대해 타이밍도를 도시한 도 4를 참조하면 더 잘 이해할 수 있다. 도 4에 도시된 바와 같이, 필드 1의 제1 와이드 수직 펄스는 라인 4의 시작점, 즉 필드 1의 7번째 하프-라인 간격의 시작점에서 시작한다. 상술한 식에서 7이 아니라 9를 빼는 것은 이하 기술에서 분명해지듯이 도 3의 실시예의 타이밍 동작이 부가적인 라인 간격을 포함하기 때문이다. 일례로서 N을 12, LC[5..0]을 15라 하여 이하에 기술한다. 따라서, 라인 12는 하프 라인 카운트가 15일 경우 검출된다. 다른 수평 라인들을 검출하기 위해 N 및 L에 대해 다른 값들이 사용될 수 있다. 예를 들어, N=21, L=33의 값을 이용하여 라인 21을 검출하여, 패쇄 캡션 데이터를 디코딩할 수 있다.

도 3에서 입력 신호 2_FH, 128_FH, CSYNC 및 STANDBY는 도 2의 동일 명칭의 신호에 대응한다. 도 3에서 신호 VPLS는 도 1의 동일 명칭의 신호와 대응한다. 도 3에서 2 대 1 MUX(300)는 분리된 동기 신호 CSYNC 또는 수직 편향 신호 VPLS에 응하여 수평 라인 검출이 발생하는지 여부를 결정한다. 신호 STANDBY가 로직 1인 경우에는, MUX(300)의 출력에서 신호 MXV에 신호 CSYNC를 결합하는 한편 STANDBY가 로직 1인 경우에는 신호 MXV에 신호 VPLS를 결합한다. 도 3에 도시된 예시적인 실시예에서는 신호 CSYNC가 신호 MXVDP 결합된 경우, 즉 신호 STANDBY가 로직 1인 경우에 관해 설명한다.

수평 라인 검출이 복합 동기 신호 CSYNC에 포함되어 있는 수평 동기 펄스에 동기되지 않고 수직 동기 펄스에 동기화하는 것을 보장하기 위해, 검출 동작은 신호 MXV의 제 1 와이드 수직 동기 펄스를 검출하는 것으로 시작한다. 와이드 수직 동기 펄스는, 통상적으로 30㎲의 길이를 갖는 반면에 수평 동기 펄스는 4㎲의 길이를 갖고 등화 펄스는 2㎲의 길이를 갖는다. 잡음 펄스들은 통상적으로 매우 짧은 지속 시간을 갖는다. 도 3에서 신호 MXV의 제1 와이드 수직 펄스는 적어도 12 ㎲인 제 1 펄스가 발견된 때에 검출된다. 12㎲의 펄스 폭은 스퓨리어스 펄스를 검출하기 위한 잡음, 수평 또는 수직 펄스들의 지속 시간 보다 충분히 크고, 검출 동작과 신호 MXV의 펄스 사이의 타이밍 에러에 마진을 제공하기 위해 제1 와이드 수직 펄스의 30㎲ 폭보다 훨씬 작다.

제1 와이드 수직 펄스는 토글 플립-플롭(TFF)(320), 4-단계 리플 카운터(330) 및 NAND 게이트(332)를 포함하는 회로에 의해 검출된다. 카운터(330)는 신호 2_FH의 각 하강 에지(로직 1에서 로직 0으로 전이)에서 D-형 플립플롭(DEF)(310), 인버터(312) 및 NOR 게이트(314)에 의해 발생되는 신호 RESPWC의 폭이 좁은 펄스에 의해 32㎲ 마다 리셋된다. 카운터(330)는 신호 MXV가 로직 1인 한 1 ㎲ 간격으로 신호 CLKPWC에 의해 클럭된다. 신호 CLKPWC는 신호 128_ FH에 결합된 클럭 입력 및 신호 MXV에 결합되는 토글 입력(T)을 가지는 토글 플립플롭(TFF)(320)에 의해 발생된다.

카운터(330)의 카운트가 12가 되면(출력 QD 및 QC가 로직 1인 경우), NAND 게이트(332)의 출력에 와이드 펄스의 검출을 나타내는 펄스가 생성되게 한다. NAND 게이트(332)의 출력의 펄스가 DFF(334)를 클럭하면, DFF(334)의 출력이 로직이 1이 된다. 그 결과, 인버터의 출력의 신호 CLRLS는 로직 0이 되고, 이는 6-비트 카운터(340)를 인에이블한다. 인에이블된 후, 카운터(340)는 신호 2_FH의 각 하강 에지에 응하여 카운터(340)의 출력의 카운터 값을 증가시킴으로써 하프 라인 간격들을 카운트한다.

6-비트 비교기(350)는 입력 신호 LC[5..0]의 값과 카운터(340)의 출력의 카운트값(출력 QA 내지 QF)을 비교한다. 카운트 값이 LC[5..0] 값과 동일한 경우, 비교기(350)의 출력의 신호 EQ와, DFF(352)의 D 입력이 로직 1이 된다. 신호 2_FH의 다음 상승 에지는 DFF(352)를 통해 신호 EQ에 대하여 로직 1 값을 클럭하며, 이는 DFF(352)의 출력 Q의 신호 LE가 로직 1이 되게 한다. 신호 CSYNC가 DFF(352)의 클럭 입력에 결합되기 때문에, 신호 LE가 로직 1이 된 후의 신호 CSYNC(즉, 제1 수평 펄스)의 제1 상승 에지는 DFF를 통해 신호 LE의 로직 1 값을 클럭하고, 신호 LINE에 로직 1을 생성한다. 도 4에 도시된 바와 같이, 신호 LE가 로직 1이 된 후의 제1 수평 펄스는 라인 12에 대응하는 수평 펄스이고 신호 LINE의 상승 에지는 소정의 라인 12의 시작점과 일치한다. 신호 LE의 로직 1의 값은 NOR 게이트(336), DFF(334) 및 인버터(338)를 경유하여 카운터(340)를 클리어하고, 비교기(350)의 출력 EQ에 논리 0을 발생시키기 때문에 신호 LE는 하프 라인에 대하여 로직 1의 상태를 유지한다. 신호 EQ에 대한 로직 0은 신호 2_FH의 다음 상승 에지에 의해 DFF(352)를 통해 클럭된다. 신호 LINE는 라인 12의 지속 시간 동안 로직 1 상태로 유지되고, 라인 13에 대응하는 신호 CSYNC의 수평 펄스에 의해 신호 LE의 로직 0 값이 DFF(354)를 통해 클럭되는 것에 응하여 로직 0이 된다.

상술한 설명은 도 3에 도시된 실시예에서 시스템의 대기 모드 동안, 즉 로직 1의 신호 STANDBY 및 신호 CSYNC가 신호 MXV에 결합된 동안의 동작의 설명이다. 정상 모드, 즉 로직 0의 신호 STANDBY 및 신호 VPLS가 신호 MXV에 결합된 동안의 동작은 대기 모드에서와 통상적으로 동일하다. 그러나, 사용된 LC[5..0]치는 각 모드에서 상이할 수 있다. 그 이유로는, 신호 CSYNC의 제1 와이드 수직 펄스의 개시점과 신호 VPLS의 수직 펄스 개시점 간에 큰 위상 에러가 존재할 수 있기 때문이다. 위상 에러의 예는 도 4의 파형에 의해 나타난다. 부가적으로, 도 4에 도시된 신호 CSYNC와 신호 VPLS 사이의 예시적인 타이밍 관계는 LC[5..0]의 값이 각 모델에 따라 수정을 요구하는 상이한 텔레비전 섀시 모델들 사이에서는 변화할 수 있다. 위상 에러 문제에 관해 다음에 상세하게 설명한다.

도 4로부터 명백하듯이, 신호 VPLS상의 와이드 수직 펄스는 신호 CSYNC의 제 2 와이드 수직 펄스 기간, 즉 라인 4의 후반부 동안에 시작한다. 따라서, 신호 VPLS가 신호 MXV에 결합되는 정상 모드 동안에(신호 STANDBY가 논리 0의 경우), 카운터(330)는 신호 VPLS 상의 와이드 수직 펄스 시작을 검출하고, 대기 모드에서와 같이 라인 4의 전반부 동안이 아니라 후반부 동안에 카운터(340)를 인에이블한다. 카운터(340)에 의해 생성되는 카운트 값이 라인 4의 단부에서 0 에서 1로 증가하고, LC[5..0]치가 동일하게 두 모드에 사용된다면, 정상 모드 동안에는 대기 동작 모드의 경우 보다 하프 라인의 LC[5..0] 값에 도달한다. 결국, 신호 LINE의 펄스는 소정의 라인 간격의 개시점이 아니라 중간점을 나타낸다. 신호 VPLS가 신호 MXV에 결합될 때, 신호 LC[5..0]의 값을 1만큼 감소시키는 것은 어느 경우에도 동일 타이밍의 신호 LINE을 생성하도록 한다. 상기된 바와 같이, 신호 CSYNC와 VPLS 사이의 타이밍 관계는 텔레비전 섀시 모델 사이에 변화할 수 있으며, LC[5..0] 값은 각 모델에 따라 조정할 필요가 있다.

대기 모드 동안에 보조 디코더를 동작하기 위한 다른 방법의 사용이 가능하다라는 것에 유념해야 한다. 예를 들어, 분리된 동기 신호는 시스템의 모든 동작 모드들 동안에 디코더를 제어하는 데 사용될 수 있다. 또한, 편향 회로에 대기 전력을 공급하여, 대기 모드 동안에도 상술된 편향 신호의 발생을 인에이블할 수 있다. 또 다른 방법은 소정의 데이터가 유용한 제한된 시간 기간에 대해서만 대기 모드 동안에 편향 회로에 전력을 공급하는 것이다. 예를 들어 Starsihgt 프로그램 가이드 데이터의 경우에는 데이터가 수신되고 있는 동안에는 편향 회로에 전력을 공급하고, 데이터 수신이 완료되는 때에 그 전원이 제거되도록 하는 것이다. 부가적으로, 대기 모드 동안에 편향 회로에 전력을 공급하는 것을 포함하는 임의의 방법은 HPLS 및 VPLS 신호를 발생하는데 필요한 편향 회로의 일부에만 전력을 공급하는 것을 포함할 수 있다. 예를 들어, 전력은 수평 출력 및 하이 전압 회로에 인가될 필요가 없다. 그러나, 상기된 대안의 방법들에 비해, 본 발명은 정상 모드 동작 동안에는 잡음 내성을 개선할 수 있고, 대기 모드 동작 동안에는 전력을 감소시킬 수 있으며, 또한 구성의 복잡성을 낮출 수 있다.

상기된 실시예에서 다양한 변형이 가능하다. 예를 들어, 도 5는 도 1의 실시예의 변형을 도시한 것이며, 유사한 번호 및 부호는 동일 또는 유사한 기능을 나타낸대. 도 5에서, 원칩 IC(14)의 동기 분리기(145)에 의해 발생된 복합 동기 신호는 IC(14)로부터 출력되고 μC(10)에 결합되어 CC 디코더(102)의 입력에서 동기 신호 CSYNC를 공급한다. 도 5에 도시된 구성은 도 1의 동기 슬라이서(101)가 불필요하다. 그러나, IC(14)로부터의 신호 CSYNC를 IC(10)에 결합시키는 것은 IC(14)의 출력핀 및 IC(10)의 출력 핀의 부가를 요구한다. 상술된 실시예에 대해 가능한 다른 변형예는 도 2에서와 마찬가지로 수평 신호에 관해서만, 또는 도 3에서와 마찬가지로 수직 신호에 관해서만, 또는 하나의 CC 디코더 디자인에서 도 2 및 도 3에서의 실시예를 결합함으로써, 수평 신호 및 수직 신호에 관하여 동기 신호원을 선택하도록 하는 것을 포함한다. 상술된 변형에 부가하여, 도 1에서 μC(10) 내부의 회로로서, 도 2 및 도 3 에 도시된 여러 가지 기능들을 μC(10)의 외부 하드웨어로서, 예를 들어 텔레비전 수신기 외부의 디코더 박스 또는 μC(10)와 같은 제어 프로세서에 의해 실행되는 소프트웨어로 구현하는 것도 가능하다. 이러한 변형뿐만 아니라 다른 변형도 이하의 특허청구범위 내에서 이루어진다.

도 1은 본 발명의 원리에 따라 구성된 텔레비전 수신기부에 관한 실시예를 도시한 블럭도.

도 2는 도 1의 텔레비전 수신기에 포함된 보조 데이터 디코더의 제1 부분에 관한 실시예를 도시한 개략도.

도 3은 도 1의 텔레비전 수신기에 포함된 보조 데이터 디코더의 제2 부분에 관한 실시예를 도시한 개략도.

도 4는 도 3에 도시된 실시예의 동작을 도시한 타이밍도.

도 5는 도 1에 도시된 실시예의 변화를 도시한 블록도.

〈도면의 주요 부분에 대한 부호의 설명〉

10 : 마이크로컨트롤러 IC

12 : 원격 제어기

13 : 동작 전원

14 : 집적 회로(IC)

17 : 편향 유닛

18 : 비디오 스위치

19 : 튜너

20, 340 : 카운터

23, 26, 27, 310, 334 : DFF

25, 300 : MUX

101 : 동기 슬라이서

102 : CC 디코더

103 : 데이터 슬라이서

104 : OSD 프로세서

105 : 클램프

143 : RGB 분리기

144 : 클램프

146 : 편향 신호 발생기

350 : 6 비트 비교기

Claims

시스템에 있어서,

비디오 신호의 동기 신호 성분에 응답하여 제1 타이밍 신호를 생성하는 제1 수단과;

상기 비디오 신호의 상기 동기 신호 성분에 응답하여 제2 타이밍 신호를 생성하는 제2 수단과;

시스템의 제1 동작 모드 동안에는 상기 제1 타이밍 신호에 응답하여 상기 비디오 신호의 데이터 신호 성분에 포함되는 데이터를 디코딩하고, 시스템의 제2 동작 모드 동안에는 상기 제2 타이밍 신호에 응답하여 상기 비디오 신호의 상기 데이터 신호 성분에 포함되는 데이터를 디코딩하는 디코더; 및

상기 제2 동작 모드 동안 상기 제1 수단을 디스에이블함으로써 상기 제2 동작 모드 동안 상기 제1 수단에 의한 상기 제1 타이밍 신호의 발생을 방지하는 제어 수단을 포함하는 시스템.
제1항에 있어서, 상기 제1 동작 모드는 정상 동작 모드를 포함하고, 상기 제 2 동작 모드는 대기 동작 모드를 포함하는 것인 시스템.
제2항에 있어서, 상기 시스템이 상기 정상 동작 모드에 있는지 또는 상기 대기 동작 모드에 있는지를 나타내는 제어 신호(STANDBY)를 발생하는 수단(10)과;

상기 제어 신호에 응답하여 상기 정상 동작 모드 동안에는 상기 디코더에 상기 제1 타이밍 신호를 연결시키고 상기 대기 동작 모드 동안에는 상기 디코더에 상기 제2 타이밍 신호를 연결시키는 스위치(25)를 더 포함하는 시스템.
제3항에 있어서, 상기 제1 타이밍 신호를 생성하는 상기 수단은 편향 신호 발생 유닛(17)을 포함하고 상기 제1 타이밍 신호(VPLS, HPLS)는 디스플레이 장치(15)를 제어하는 편향 신호를 포함하며, 상기 제2 타이밍 신호를 생성하는 상기 수단은 동기 분리기(145)를 포함하고, 상기 제2 타이밍 신호(CSYNC)는 상기 비디오 신호의 상기 동기 신호 성분으로부터 얻어진 분리된 동기 신호를 포함하며, 상기 제1 및 제2 타이밍 신호들은 수평 디스플레이 간격의 발생을 나타내는 것인 시스템.
제3항에 있어서, 상기 제1 타이밍 신호를 발생하는 상기 수단은 편향 신호 발생 유닛을 포함하고, 상기 제1 타이밍 신호는 디스플레이 장치를 제어하는 편향 신호를 포함하며, 상기 제2 타이밍 신호를 생성하는 상기 수단은 동기 분리기를 포함하고, 상기 제2 타이밍 신호는 상기 비디오 신호의 상기 동기 신호 성분으로부터 얻어진 분리된 동기 신호를 포함하며, 상기 제1 및 제2 타이밍 신호들은 상기 수직 디스플레이 간격의 발생을 나타내는 것인 시스템.
제4항에 있어서, 상기 디코더는 상기 디코더가 상기 비디오 신호의 상기 동기 신호 성분의 일부에 응답하는 것을 실질적으로 방지하기 위해 상기 제2 타이밍 신호의 듀티 사이클 특성을 설정하는 수단을 포함하는 것인 시스템.
제6항에 있어서, 상기 제2 타이밍 신호는 상기 비디오 신호의 상기 동기 신호 성분에 포함된 상기 수평 디스플레이 간격들의 발생 레이트를 나타내고, 상기 듀티 사이클 특성은 상기 디코더가 상기 수평 디스플레이 간격들의 상기 발생 레이트보다 큰 레이트로 상기 동기 신호 성분에 발생하는 펄스들에 응답하는 것을 실질적으로 방지하는 것인 시스템.
제7항에 있어서, 상기 비디오 신호의 상기 동기 신호 성분은 수평 디스플레이 레이트로 발생하는 제1 그룹의 펄스들 및 수직 디스플레이 레이트로 발생하는 제2 그룹의 펄스들을 포함하고, 상기 제2 그룹의 펄스들은 상기 제1 그룹의 펄스들에 포함된 상기 펄스들의 각각의 펄스 폭 보다 큰 펄스 폭을 나타내는 특정 펄스를 포함하며, 상기 시스템은 상기 제2 그룹의 펄스들에 포함된 상기 특정 펄스를 검출하는 수단을 더 포함하는 것인 시스템.
제8항에 있어서, 상기 데이터 신호 성분은 폐쇄 캡션 데이터, XDS 데이터 및 Starsight 데이터 중 하나를 나타내는 것인 시스템.