KR100452071B1 - 배선형성방법 - Google Patents

배선형성방법 Download PDF

Info

Publication number
KR100452071B1
KR100452071B1 KR10-1998-0055106A KR19980055106A KR100452071B1 KR 100452071 B1 KR100452071 B1 KR 100452071B1 KR 19980055106 A KR19980055106 A KR 19980055106A KR 100452071 B1 KR100452071 B1 KR 100452071B1
Authority
KR
South Korea
Prior art keywords
metal
forming
plasma
film
plug
Prior art date
Application number
KR10-1998-0055106A
Other languages
English (en)
Other versions
KR20000039697A (ko
Inventor
니엔-유 사이
홍-롱 창
춘-웨이 첸
밍-리 쿵
Original Assignee
프로모스 테크놀로지스 인코퍼레이티드
모셀 바이텔릭 인코퍼레이티드
지멘스 악티엔게젤샤프트
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 프로모스 테크놀로지스 인코퍼레이티드, 모셀 바이텔릭 인코퍼레이티드, 지멘스 악티엔게젤샤프트 filed Critical 프로모스 테크놀로지스 인코퍼레이티드
Priority to KR10-1998-0055106A priority Critical patent/KR100452071B1/ko
Publication of KR20000039697A publication Critical patent/KR20000039697A/ko
Application granted granted Critical
Publication of KR100452071B1 publication Critical patent/KR100452071B1/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041Cleaning
    • H01L21/02057Cleaning during device manufacture
    • H01L21/02068Cleaning during device manufacture during, before or after processing of conductive layers, e.g. polysilicon or amorphous silicon layers
    • H01L21/02071Cleaning during device manufacture during, before or after processing of conductive layers, e.g. polysilicon or amorphous silicon layers the processing being a delineation, e.g. RIE, of conductive layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

노출된 금속 플러그 내에 축적된 전하를 줄이기 위해 산소 플라즈마에 불순물이 추가된다. 상기 불순물의 양은 산소의 양 보다 더 많다. 산소와 불순물을 포함하는 상기 플라즈마는 포토레지스트막을 제거하기 위해 사용된다. 플라즈마를 사용하여 상기 포토레지스트막을 제거한 후에는 알칼리성 용액을 사용하는 습식 세정 공정이 수행된다. 상기 노출된 플러그에 축적되는 전하가 감소되기 때문에, 상기 금속 플러그는 상기 습식 세정 공정 동안 쉽게 제거되지 않는다. 따라서, 상기 금속 플러그와 금속 라인 사이의 접촉 저항이 부식 때문에 증가되는 것이 방지된다. 그리고, 또 다른 방법으로서, 산소를 포함하는 플라즈마에 의해서 상기 포토레지스트를 제거한 후 순수 수증기 플라즈마를 사용하여 노출된 금속 플러그를 처리하는 것에 의해 금속 플러그의 부식이 방지된다.

Description

배선 형성 방법 {METHOD OF FORMING INTERCONNECTION}
본 발명은 배선의 형성에 관한 것으로, 좀 더 구체적으로는 금속 플러그가 부식되는 것을 방지하기 위한 배선 형성 방법에 관한 것이다.
반도체 기술의 발전에 따라, 장치들의 임계 치수(critical dimension ;CD)(또는 선폭)는 더욱 작아지고 있다. 절연막(dielectric layer) 내부에 있는 금속 플러그의 일부는 도 1a에 도시된 바와 같이 배선이 형성되는 동안 회로 레이아웃(circuit layout)을 충족시키기 위해 노출되어야만 한다. 도 1a는 종래 기술에 의한 배선 구조를 나타내는 단면도이다. 절연막(102)의 내부에는 비아(via ;100)가 형성되어 있다. 텅스텐은 전기적으로 반도체 기판(substrate)(또는 금속 배선(metal wiring) ; 104)과 금속 라인(metal line ; 106)을 전기적으로 연결하기 위하여 텅스텐 플러그(108)로써 상기 비아(100)를 채운다.
따라서, 절연막(102) 상에 형성되어 상기 비아(100) 내부의 상기 텅스텐 플러그(108) 일부를 노출시키는 상기 금속라인(106)을 정의하는 동안, 디자인 룰(design rule)이 감소되거나 오정렬(misalignment)이 일어나게 된다. 포토레지스트막(photoresist layer)은 상기 절연막(102) 상의 금속 라인(106)을 형성하기 위한 금속막을 정의하기 위하여 제공된다. 상기 금속 라인(106)과 상기 텅스텐 플러그(108)의 일부에 대한 노출 후에, 상기 포토레지스트막(110)은 제거된다. 상기와 같이 포토레지스트막(110)이 제거되는 공정을 "애싱(ashing)"이라 하며, 이는 순수한 산소(oxygen), 또는 충분한 산소를 함유한 플라즈마 환경(plasma ambience) 하에서 수행된다. 상기 노출된 텅스텐 플러그(108)는 상기 산소 플라즈마로부터 쉽게 이온들을 가져올 수 있고, 그 결과 상기 텅스텐 플러그(108)의 표면 근처에 전하(charge ; 112)가 존재하게 된다.
상기 금속막의 일부는 금속 라인(106)에서 식각(etch)된다. 폴리머(polymer)는 식각 공정 동안, 도 1a에 도시된 구조의 표면 위에 형성된다. 따라서, 상기 폴리머는 습식 세정(wet cleaning) 공정에 의해 상기 포토레지스트막(110)이 제거된 후에 제거된다. 상기 습식 세정 공정은 pH가 약 10 내지 12인 알칼리성 용액(alkaline solution)을 사용해서 수행된다. 상기 알칼리성 용액은 전하(112)를 함유한 상기 텅스텐 플러그(108)의 텅스텐을 전기분해에 반응하게 하는데, 그 결과 상기 텅스텐 플러그(108)의 텅스텐이 없어지게 된다.
도 1b에 도시된 바와 같이, 상기 텅스텐 플러그(100a)는 습식 세정 공정에 의한 등방성 식각(isotropic etching)에 의하여 부식된다. 상기 금속 라인(106) 하단의 상기 텅스텐 플러그(100a)의 일부는 상기 텅스텐 플러그(100a)와 상기 금속 라인(106) 사이의 접촉 면적을 줄이기 위해 제거된다. 그러나 상기 감소된 접촉 면적은 접촉 저항(contact resistance)을 증가시키고 상기 장치들의 효율성을 감소시킨다. 만약 상기 부식(erosion)이 심하게 일어난다면, 상기 금속 라인(106)은 쇼트(short)를 형성하기 위한 상기 텅스텐 플러그(100a)와의 접촉조차 이루지 못할 것이다.
따라서, 본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로, 노출된 금속 플러그의 부식을 방지하기 위한 개선된 금속의 배선 방법을 제공하여 상기 부식으로 인한 장치들의 파손(failure)을 방지하는데 있다.
도 1a 내지 도 1b는 종래 기술에 의해 형성된 배선의 텅스텐 플러그의 부식을 보여주는 개략적인 단면도; 그리고
도 2a 내지 도 2c는 본 발명에 의한 부식 없는 배선을 형성하는 방법의 실시예의 공정을 보여주는 개략적인 단면도.
*도면의 주요 부분에 대한 부호의 설명*
200 : 반도체 기판 202 : 절연막
204 : 비아 206 : 금속 플러그
208. 214 : 배리어막 210 : 금속 라인
212 : 금속막 216 : 반사 방지막
218 : 포토레지스트막 220 : 플라즈마
상술한 바와 같은 본 발명의 목적을 달성하기 위한 본 발명의 특징에 의하면, 배선 방법은 노출된 금속 플러그에 축적된 전하를 줄이기 위한 산소플라즈마(oxygen plasma)에 상기 산소 부피 보다 더 많은 부피를 가지는 불순물(impurity)이 첨가되는 단계를 포함한다. 산소와 불순물을 포함하는 상기 플라즈마는 포토레지스트막을 제거하는데 사용된다. 그리고 상기 배선 방법은 상기 플라즈마를 사용하는 상기 포토레지스트막을 제거한 후 알칼리성 용액을 사용하는 습식 세정 공정을 수행하는 단계를 포함한다. 상기 플러그의 노출에서 축적된 상기 전하가 감소하기 때문에, 상기 금속 플러그는 상기 습식 세정 공정 동안 쉽게 제거되지 않는다. 그러므로 부식으로 인해 상기 금속 플러그와 금속 라인 사이의 접촉 저항이 증가되는 것이 방지된다.
상술한 바와 같은 본 발명의 목적을 달성하기 위한 본 발명의 또 하나의 특징에 의하면, 배선의 또 다른 형성 방법은 상기 노출된 금속 플러그 상의 포토레지스트막을 제거하기 위하여 산소를 포함하는 플라즈마를 사용하는 단계를 포함한다. 순수 수증기 플라즈마(pure water vapor plasma)는 노출된 금속 플러그에 축적되는 전하를 줄이기 위해서 사용된다. 상기 포토레지스트막이 제거된 후 알칼리성 용액을 사용하는 습식 세정 공정이 수행된다. 상기 플러그의 노출에서, 축적된 상기 전하가 감소하기 때문에 상기 금속 플러그는 상기 습식 세정 공정 동안 쉽게 제거되지 않는다. 그러므로 부식에 의해 상기 금속 플러그와 금속 라인 사이의 접촉 저항이 증가되는 것이 방지된다.
(실시예)
이하 본 발명에 따른 실시예를 첨부된 도면 도 2a 내지 도 2c를 참조하여 상세히 설명한다.
포토리소그라피(photolithography) 및 식각 공정은 포토레지스트막을 사용하여 금속 라인을 정의하기 위하여 수행된다. 상기 금속 라인이 정의된 후, 상기 포토레지스트막은 제거된다. 많은 양의 산소를 함유한 플라즈마 또는 산소 플라즈마는 상기 포토레지스트막이 제거되는 동안 사용된다. 상기 산소 플라즈마는, 상기 금속 라인 아래에 노출된 금속 플러그 내부에서 상기 금속 플러그와 상기 금속 라인 사이의 접촉 저항을 증가시키는 역할을 하는 전하 축적의 원인이 된다. 본 발명은 전술한 바와 같은 문제점들을 방지하기 위한 배선 형성 방법을 제공한다.
도 2a에서, 예를 들면, CVD(chemical vapor deposition) 공정에 의한 실리콘 옥사이드막(silicon oxide layer)과 같은 절연막(202)은, 준비된 반도체 기판(200) 위에 형성된다. 비아(204)는 상기 반도체 기판(200)의 일부분을 노출하기 위하여 절연막(202) 내에 형성된다. 상기 금속 플러그(206)의 형성 단계는 상기 금속 플러그(206)를 형성하기 위해 상기 비아(204) 내에 금속막을 형성하고 CVD 같은 공정에 의해 상기 절연막(202) 위에 오버플로우 되는 단계(overflowing)와, CMP(chemical-mechanical polishing) 또는 에칭 백(etching back)에 의해 상기 비아(204)의 금속막을 분리하는 단계를 더욱 포함한다. 상기 금속 플러그용으로 준비된 금속은 텅스텐이다. 배리어막(208)은 상기 금속 플러그(206)와 상기 절연막(202) 사이에 형성된다. 티타늄(titanium)/티타늄 질화막(titanium nitride layer)을 포함하는 상기 배리어막은, 예를 들면 스퍼터링(sputtering)에 의해서 형성된다. 상기 배리어막(208)은 전기적이동(electromigration)을 방지하고, 상기 금속 플러그(206)와 상기 절연막(202) 사이, 또는 상기 금속 플러그(206)와 상기 반도체기판(200) 사이의 접착력을 증가시키는데 사용된다.
도 2b가 나타내는 바와 같이, 포토리소그라피(photolithography) 및 식각 공정은 금속 라인(210)에서 수행된다. 알루미늄막과 같은 금속막(212)은 상기 배리어막(214)상에 형성된다. 상기 금속막(212)은 상기 금속 라인(210)의 주된 구조(main structure)를 이루고 있다. 알루미늄은 낮은 저항과 실리콘 옥사이드(silicon oxide)에 대한 좋은 접착력을 가지고 있다. 그 결과 알루미늄은 상기 금속라인(210)에 적용된다. 그러나, 알루미늄은 반도체 기판 내의 스파이크 효과(spike effect)의 원인이 된다. 그러므로, 티타늄/티타늄 질화막과 같은 배리어막(214)이 상기 절연막(202)과 노출된 반도체 기판(200) 상에 형성된다.
상기 금속막(212)의 형성 후, 티타늄/티타늄 질화막과 같은 반사 방지막(anti-reflecting layer)은 상기 금속막(212)으로부터의 광 반사(light reflection)를 피하기 위해 상기 금속막(212) 상에 형성된다. 포토레지스트막(218)은 상기 금속 라인(210)을 정의하기 위해 제공된다. 상기 금속 라인(210)은 도 2b에 도시된 바와 같은 구성을 이루기 위해 RIE(reactive ion etching) 공정에 의해 식각 된다.
도 2c 에 도시된 바와 같이, 상기 포토레지스트막(218)은 플라즈마에 의해서 제거된다. 상기 포토레지스트막(218)을 제거하는데 있어서 소스(source)로서 산소를 사용하는 종래의 플라즈마(220)가 사용된다. 산소는O +,O 2 +,O 2 -,O 2, 또는O를 포함하는 상기 플라즈마(220)를 형성하기 위해 라디오 주파수(radio frequency;RF)에 의해서 활성화된다. 상기 포토레지스트막(218)의 재료가 일종의 탄화수소(hydrocarbon)이기 때문에 상기 포토레지스트막(218) 은 가스 형태의 탄소 일산화물(carbon monoxide), 탄소 이산화물(carbon dioxide), 그리고 수소 이산화물(hydrogen dioxide)과 반응한다. 높은 에너지(high energy)를 가지고 있는 전하들은 상기 플라즈마로부터 쉽게 상기 금속 플러그(206)를 투과하여 상기 노출된 금속 플러그(206) 표면에 축적된다. 상기 축적된 전하들은 상기 금속 플러그(206)가 상기 반도체 기판(200)에 대해 포텐셜(potential)을 가지게 한다. 상기 포텐셜은 습식 세정 공정의 수행 동안 상기 금속 플러그(206)의 식각률을 증진시킨다. 그 결과 상기 금속 플러그(206)와 상기 금속 라인(210) 사이의 저항이 증가된다.
상기 금속 플러그(206)의 식각률을 감소시키기 위한 방법은, 전하가 상기 금속 플러그(208) 내에 축적되는 것을 방지하는 단계, 상기 습식 세정 공정을 수행하기 전에 방전하는 단계, 그리고 상기 습식 세정 공정을 수행하기 위한 새로운 해법을 사용하는 단계 등을 포함한다. 본 발명에 있어서 상기 방법은 상기 플라즈마(220)의 산소 농도 및 상기 금속 플러그(206)내에 축적된 전하들을 감소시키기 위해 수분(H 2 O)과 같은 불순물을 첨가한다. 상기 플라즈마(220)에서, 산소와 수분의 비율은 1:1 이다. 또는 상기 수분의 부피 비율은 상기 산소의 부피 비율 보다 심지어 더 높을 수도 있다.
그리고, 상기 포토레지스트막(218) 역시 산소를 함유한 플라즈마, 또는 순수한 산소 플라즈마에 의해서 제거된다. 상기 금속 플러그(206) 내에 축적되어 있는상기 전하들을 줄이고 상기 습식 세정 공정이 수행되는 동안 상기 금속 플러그(206)의 부식을 방지하기 위해서 상기 노출된 금속 플러그(206)는 약 20-30 초 주기로 순수 수증기 플라즈마(pure water vapor plasma)에 의해서 처리된다. 상기 순수 수증기 플라즈마의 속도는 약 300-500 sccm 이다.
상기 플라즈마(220)를 사용하는 상기 포토레지스트막(218)을 제거한 후, 상기 습식 세정 공정은 EKC 265 또는 ACT 935와 같은 알칼리성 용액을 사용하여 수행되는데, 상기 용액들은 폴리머(polymer)를 제거하기 위하여 상기 금속 라인(210)의 식각공정 동안 상기 반도체 기판(200) 표면에 형성된다. 그렇기 때문에 상기 노출된 금속 플러그 내에 전하가 너무 많이 축적되지 않고 배선(interconnection)이 형성된다. 그 결과 상기 금속 플러그가 부식되지 않는다.
본 발명의 특징은 상기 노출된 금속 플러그의 표면에 축적된 전하들을 줄이기 위해서 상기 플라즈마의 구성요소와 플라즈마 처리 공정을 변화시키는 것이다. 상기 노출된 금속 플러그는 상기 습식 세정 공정 동안 부식되지 않는다. 그 결과, 상기 저항은 장치들의 효율성을 증진시키도록 감소될 수 있다.
이상에서, 본 발명은 바람직한 실시예로써 서술되었으나, 본 발명은 이에 국한되지 않는다. 반대로, 다양한 변형 및 유사한 배열, 절차를 포괄하고자 하므로, 첨부된 청구범위는 그러한 모든 변형에, 유사한 배열 및 절차를 포함하도록 가장 넓은 해석에 부합되어야 한다.
이상과 같은 본 발명에 의하면, 노출된 금속 플러그의 부식을 방지하기 위한개선된 금속의 배선 방법을 제공함으로써 부식으로 인한 장치들의 파손이 방지된다.

Claims (11)

  1. 금속 플러그를 포함하는 절연막 상에 적용되어 배선을 형성하는 방법에 있어서:
    상기 절연막 상에 금속막을 형성하는 단계와;
    상기 금속막 상에 포토레지스트 막을 형성한 후 금속 플러그 일부를 노출시키는 금속라인을 형성하는 단계; 그리고
    산소 플라즈마에 의해 상기 포토레지스트 막을 제거하되,
    상기 금속 플러그 표면에 전하들이 축적되는 것을 방지하기 위해 상기 산소 플라즈마는 산소 부피비율 이상으로 수분을 포함하는 플라즈마인 것을 특징으로 하는 배선 형성방법.
  2. 배선을 형성하는 방법에 있어서:
    금속 플러그를 가지는 반도체 기판이 제공되는 단계와;
    상기 반도체 기판 위에 금속막을 형성하는 단계와;
    상기 금속막 상에 포토레지스트 막을 형성한 후 금속 플러그 일부를 노출시키는 금속라인을 형성하는 단계;
    상기 포토레지스트 막을 제거하기 위해 산소 플라즈마에 수분을 첨가하되 상기 수분의 부피비율은 상기 산소 플라즈마의 산소 부피비율 이상이 되도록 수분을 첨가하는 단계; 그리고
    상기 반도체 기판에 대한 습식 세정 공정을 수행하는 단계를 포함하는 것을 특징으로 하는 배선 형성 방법.
  3. 제 2 항에 있어서,
    상기 금속 플러그의 재료에 텅스텐이 포함되는 것을 특징으로 하는 배선 형성 방법.
  4. 제 2 항에 있어서,
    상기 금속 플러그의 재료에 알루미늄이 포함되는 것을 특징으로 하는 배선 형성 방법.
  5. 제 2 항에 있어서,
    상기 습식 세정 공정이 알칼리성 용액을 사용해서 수행되는 것을 특징으로 하는 배선 형성 방법.
  6. 배선의 부식을 막는 방법에 있어서:
    텅스텐 플러그를 가지는 반도체 기판이 제공되는 단계와;
    상기 반도체 기판 위에 금속판을 형성하는 단계와;
    상기 금속막 상에 포토레지스트 막을 형성한 후 텅스텐 플러그 일부를 노출시키는 금속라인을 형성하는 단계; 그리고
    상기 포토레지스트 막을 제거하기 위해 산소 플라즈마에 수분을 첨가하되 상기 수분의 부피비율과 산소 플라즈마의 산소 부피비율이 1 : 1이 되도록 수분을 첨가하는 단계를 포함하는 것을 특징으로 하는 배선 형성 방법.
  7. 배선의 부식을 막는 방법에 있어서:
    텅스텐 플러그를 가지는 반도체 기판이 제공되는 단계와;
    상기 반도체 기판 위에 금속막을 형성하는 단계와;
    상기 금속막 상에 포토레지스트 막을 형성한 후 텅스텐 플러그 일부를 노출 시키는 금속라인을 형성하는 단계; 그리고
    상기 포토레지스트 막을 제거하기 위해 산소 플라즈마에 수분을 첨가하되 상기 수분의 부피비율은 산소 플라즈마의 산소 부피비율 이상이 되도록 수분을 첨가하는 단계를 포함하는 것을 특징으로 하는 배선 형성 방법.
  8. 텅스텐 플러그를 가지는 절연막에 적용되는 배선을 형성하는 방법에 있어서:
    상기 절연막 상에 금속막을 형성하는 단계와;
    상기 금속막의 범위를 정의함에 의해서 금속 라인을 형성하는 포토레지스트막을 제공하는 단계와;
    산소를 포함하는 플라즈마에 의해서 상기 포토레지스트막을 제거하는 단계; 그리고
    순수 수증기 플라즈마를 제공하는 단계를 포함하는 것을 특징으로 하는 배선형성 방법.
  9. 제 8 항에 있어서,
    상기 플라즈마는 순수 산소 플라즈마를 포함하는 것을 특징으로 하는 배선형성 방법.
  10. 제 8 항에 있어서,
    상기 순수 수증기 플라즈마의 흐름은 약 300-500 sccm이고,
    상기 순수 수증기 플라즈마는 약 20-30 초 주기로 제공되는 것을 특징으로 하는 배선 형성 방법.
  11. 배선의 부식을 막는 방법에 있어서:
    텅스텐 플러그를 가지는 반도체 기판이 제공되는 단계와;
    상기 반도체 기판 위에 금속막을 형성하는 단계와;
    상기 금속막 상에 포토레지스트 막을 형성한 후 텅스텐 플러그 일부를 노출시키는 금속라인을 형성하는 단계;
    산소를 포함하는 플라즈마에 의해서 상기 포토레지스트막을 제거하는 단계;그리고
    순수 수증기 플라즈마를 제공하는 단계를 포함하되
    상기 순수 수증기 플라즈마는 300-500 sccm의 속도와 20-30초의 주기를 가지는 플라즈마인 것을 특징으로 하는 배선 형성 방법.
KR10-1998-0055106A 1998-12-15 1998-12-15 배선형성방법 KR100452071B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-1998-0055106A KR100452071B1 (ko) 1998-12-15 1998-12-15 배선형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-1998-0055106A KR100452071B1 (ko) 1998-12-15 1998-12-15 배선형성방법

Publications (2)

Publication Number Publication Date
KR20000039697A KR20000039697A (ko) 2000-07-05
KR100452071B1 true KR100452071B1 (ko) 2004-12-08

Family

ID=19562923

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-1998-0055106A KR100452071B1 (ko) 1998-12-15 1998-12-15 배선형성방법

Country Status (1)

Country Link
KR (1) KR100452071B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100421279B1 (ko) * 2001-06-28 2004-03-09 주식회사 하이닉스반도체 금속 배선 형성 방법
KR100403319B1 (ko) * 2001-12-20 2003-10-30 주식회사 하이닉스반도체 반도체 소자의 테스트 패턴 형성 방법

Also Published As

Publication number Publication date
KR20000039697A (ko) 2000-07-05

Similar Documents

Publication Publication Date Title
JP4563340B2 (ja) 半導体デバイスの製造方法
US6277731B1 (en) Method for forming a semiconductor connection with a top surface having an enlarged recess
US6384481B1 (en) Single step electroplating process for interconnect via fill and metal line patterning
US6255226B1 (en) Optimized metal etch process to enable the use of aluminum plugs
KR100493486B1 (ko) 개선된 전도층 엣칭방법 및 장치
US6400029B1 (en) Self-limiting method of reducing contamination in a contact opening, method of making contacts and semiconductor devices therewith, and resulting structures
US6645852B1 (en) Process for fabricating a semiconductor device having recess portion
US6037250A (en) Process for forming multilevel interconnection structure
US7022618B2 (en) Method of forming a conductive contact
US6645864B1 (en) Physical vapor deposition of an amorphous silicon liner to eliminate resist poisoning
KR100452071B1 (ko) 배선형성방법
US5994779A (en) Semiconductor fabrication employing a spacer metallization technique
US6077777A (en) Method for forming wires of semiconductor device
KR100452070B1 (ko) 배선형성방법
KR100909175B1 (ko) 듀얼 다마신 패턴 형성 방법
TW484205B (en) Manufacturing method of interconnect to prevent the plug erosion
US20040152305A1 (en) Method for preventing corrosion of tungsten plug
US6399284B1 (en) Sub-lithographic contacts and vias through pattern, CVD and etch back processing
JP3652145B2 (ja) プラグの腐蝕を防止する内部配線の製造方法
US20220028990A1 (en) Semiconductor structure and method for forming the same
JP3505411B2 (ja) プラグの腐蝕を防止する内部配線の製造方法
KR20000031019A (ko) 반도체 소자의 제조공정에서의 비아 콘택홀 형성방법
KR20010081436A (ko) 반도체 장치의 다마신 배선 형성 방법
KR100618794B1 (ko) 반도체소자의 콘택홀 형성방법
KR20030002942A (ko) 반도체 소자의 금속 배선 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120627

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20130522

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20140821

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20150723

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20160726

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20170825

Year of fee payment: 14

LAPS Lapse due to unpaid annual fee