KR100447156B1 - 디지탈패킷데이터의클럭및타이밍복구장치 - Google Patents

Abstract

케이블 모뎀 시스템의 패킷 데이터의 클럭 및 타이밍 복구장치에 관한 것으로, 지연된 입력 데이터의 에지와 지연된 록 에지를 입력받아 맨 처음 데이터 에지를 검출하는 첫데이터 발생부와, 분주된 기준 클럭이 상기 첫데이터 발생부에서 출력되는 맨 처음 데이터 에지의 입력으로 리셋되어 출력되는 위상 쉬프터부와, 입력 데이터와 상기 위상 쉬프터부에서 출력된 신호의 위상차를 검출하여 필터링한 후 기준클럭을 출력하는 위상 록 루프와, 상기 위상 쉬프터부에서 출력된 클럭을 지연된 입력 데이터의 중앙에 발생하여 입력 데이터의 지터를 제거하여 타이밍을 복구하는 타이밍 복구부로 구성되어 초기에 클럭의 위상을 데이터에 맞추어 주어 첫 번째 데이터 비트부터 클럭을 복구할 수 있는 효과가 있다.

Description

디지털 패킷 데이터의 클럭 및 타이밍 복구장치{Apparatus for timing recovery and clock of digital packet data}

본 발명은 케이블 모뎀 시스템의 헤드앤드(Headend)에 관한 것으로, 특히 재송신장치(Remodulator)에서 디지탈 패킷 데이터의 클럭 및 타이밍 복구장치에 관한 것이다.

일반적인 재송신장치를 첨부된 도면을 참조하여 설명하면 다음과 같다.

도 1은 일반적인 케이블 모뎀의 헤드앤드에서의 재송신장치를 설명하기 위한 블록도로써, 업 스트림(Upstream)의 라디오 주파수 입력과 국부 발진 주파수의 입력으로 중간 주파수(IF)를 출력하는 제 1 믹서부(11)와, 제 1 믹서부(11)에서 출력되는 중간 주파수를 PSK(Phase Shift Keying) 복조를 수행하는 PSK 복조부(12)와, PSK 복조부(12)에서 출력되는 데이터의 클럭 복구 및 데이터의 타이밍을 복구하는 클럭 및 타이밍 복구부(13)와, 클럭 및 타이밍 복구부(13)에서 복구된 데이터를 다른 네트워크와 통신하기 위한 에서넷(Ethernet) 데이터를 출력하는 에서넷 인터페이스(14)와, 클럭 및 타이밍 복구부(13)에서 복구된 데이터를 다시 PSK 변조하여 중간 주파수를 출력하는 PSK 변조부(15)와, PSK 변조부(15)에서 출력된 중간 주파수와 국부발진 주파수를 합성하여 라디오 주파수를 출력하는 제 2 믹서부(16)로 구성된다.

이와 같이 구성된 일반적인 재송신장치의 동작을 첨부된 도 2의 일반적인 디지탈 패킷 데이터의 포맷을 설명하기 위한 도면과 도 3의 일반적인 디지탈 패킷 데이터의 타이밍을 설명하기 위한 파형도를 참조하여 설명하면 보통 재송신장치는 케이블 모뎀 시스템의 헤드앤드에서 사용되는 장치의 하나로써 제 1 믹서부(11)는 업 스트림의 라디오 주파수 입력과 국부발진 주파수를 합성하여 중간 주파수로 만들어 기 위하여 PSK 복조부(12)로 출력한다.

PSK 복조부(12)는 PSK 복조를 수행하여 베이스 밴드신호를 출력하는데 이때, 데이터에는 채널 노이즈 등에 의한 지터 노이즈(Jitter Noise)가 발생된다.

이 노이즈가 있는 데이터는 클럭 및 타이밍 복구부(13)에서 클럭복구 및 데이터 타이밍 복구을 복구하여 지터 노이즈를 감소시키고, 전송에러를 감소시킨다.

클럭 및 타이밍 복구부(13)에서 클럭 및 타이밍이 복구된 데이터를 PSK 변조부(15)에서 다시 PSK 변조하고, 제 2 믹서(16)를 통해 다운 스트림의 라디오 주파수를 출력하여 다른 사용자를 위한 주파수 채널로 바꾸어 준다.

또한, 클럭 및 타이밍 복구부(13)에서 클럭 및 타이밍 복구된 데이터는 에서넷 인터페이스(14)에서 에서넷 라우터(Ethernet Router) 및 스위치(Switch)와 통신하기 위한 것이고, 이를 통하여 외부 네트워크(T1, DDS, ATM)와 연결된다.

여기서, PSK 복조부(12)에서 복조된 스트림의 패킷 데이터는 도 2와 같이 500㎑ 데이터 모드시 3바이트, 4㎒ 데이터 모드시 15바이트의 프리엠블과, 그 다음은 1바이트의 스타트 플래그와, 6바이트의 목적지 주소와, 6바이트의 소오스 주소와, 2바이트의 길이 타입과, 46∼1500바이트의 데이터와, 4바이트의 CRC(Cyclic Redundancy check Code) 및 1바이트의 스톱 플래그로 이루어진다.

수신된 라디오 주파수에 이렇게 구성된 패킷 데이터가 있을 때 도 3의 a와 같이 엑티브 로우인 록이 검출되고, 록이 검출된 후 일정기간 후에는 패킷 데이터가 500㎑ 데이터 모드의 경우 도 3의 b와 같이 3바이트의 프리엠블이 앞에 위치하고, 이후의 데이터는 NRZI(No Return to Zero Invert) 형태로 랜덤 데이터가 위치한다.

또한, 패킷 데이터가 4㎒ 데이터 모드의 경우 도 3의 c와 같이 15바이트의 프리엠블이 앞에 위치하고, 이후의 데이터는 NRZI 형태로 랜덤 데이터가 위치한다.

이와 같이 구성된 일반적인 재송신 장치에 장착되는 종래기술에 따른 클럭 및 타이밍 복구장치를 더욱 자세하게 살펴보자.

도 4는 종래기술에 따른 도 1의 클럭 및 타이밍 복구부를 상세히 설명하기 위한 블록도이고, 도 5는 도 4의 위상 쉬프터부의 타이밍을 설명하기 위한 파형도로써, 종래의 클럭 및 타이밍 복구장치는 전압제어 위상 쉬프터부(131)와, 위상 검출부(132)와, 루프필터(133)와, VCXO(Voltage Controlled crystal Oscillator)(134)와, 데이터 복구부(135)로 구성된다.

이와 같이 구성된 종래기술에 따른 클럭 및 타이밍 복구장치의 위상 검출부(132)는 PSK 복조부(12)에서 복조된 스트림의 패킷 데이터의 위상을 검출하고, 이 검출된 위상에 따라 루프필터(133)는 필터링하여 직류전압을 VCXO(134)에 출력한다.

여기서, 위상 검출부(132)와 루프필터(133) 및 VCXO(134)는 PLL(Phase Locked Loop)로써, PLL이 록킹하기 이전에는 전압제어 위상쉬프터(131)에 입력되는데이터와 VCXO(134) 출력클럭의 위상관계가 랜덤하다.

그러므로 전압제어 위상쉬프터부(131)는 PSK 복조부(12)에서 복조된 스트림의 패킷 데이터가 루프필터(133)에서 출력되는 직류전압의 레벨을 체크하여 VCXO(134) 클럭의 라이징 에지(riging edge)의 중앙에 오도록 입력 데이터의 위상을 쉬프트한다.

데이터 복구부(135)는 전압제어 위상쉬프터부(131)에서 쉬프트된 입력 데이터에 VCXO(134)의 복구된 클럭에 따라 출력하므로 입력 데이터의 지터를 제거한다.

즉, 도 5와 같이 t1시간에는 VCXO(134) 클럭의 라이징 에지가 입력 데이터의 에지 부근에 있기 때문에 데이터 복구부(135)는 에러가 있는 데이터를 출력한다.

전압제어 위상쉬프터부(131)는 루프필터(133)에서 출력되는 에러에 해당하는 직류전압 레벨을 검출하여 t2와 t3 시간에서 VCXO(134) 클럭의 라이징 에지가 입력 데이터의 중앙에 위치하게끔 데이터를 쉬프트해주어 타이밍 복구를 수행한다.

종래기술에 따른 디지탈 패킷 데이터의 클럭 및 타이밍 복구장치는 케이블을 통해 데이터 통신시 중계기가 많은 지터를 가지는 데이터를 수신하게 되어 목적 터미널로 다시 보내게 되면 지터로 인해 오정보를 받게되는 문제점이 발생된다.

정확한 정보의 수신을 위해 클럭복구를 수행하는데 이 클럭복구를 위해 사용된 전압제어 쉬프터부는 루프필터에서 출력된 직류전압 레벨을 검출하여 입력 데이터를 쉬프터하므로 시간이 많이 걸린다.

따라서, 전압제어 쉬프터부가 제대로 동작하기까지의 시간동안에 입력되는패킷 데이터의 처음부분의 수십비트 즉, 프리엠블 데이터의 출력시 에러가 발생되는 문제점이 있다.

본 발명은 이와 같은 종래기술의 문제점을 해결하기 위하여 안출한 것으로 패킷 데이터의 프리엠블 데이터에 에러가 발생하지 않도록 하는 디지탈 패킷 데이터의 클럭 및 타이밍 복구장치를 제공하는데 있다.

도 1은 일반적인 케이블 모뎀의 헤드앤드에서의 재송신장치를 설명하기 위한 블록도

도 2는 일반적인 디지탈 패킷 데이터의 포맷을 설명하기 위한 도면

도 3은 일반적인 디지탈 패킷 데이터의 타이밍을 설명하기 위한 파형도

도 4는 종래기술에 따른 도 1의 클럭 및 타이밍 복구부를 상세히 설명하기 위한 블록도

도 5는 도 4의 위상 쉬프터부의 타이밍을 설명하기 위한 파형도

도 6은 본 발명에 따른 클럭 및 타이밍 복구장치의 구성을 설명하기 위한 블록도

도 7은 도 6의 각 블록에서 출력되는 타이밍도

도면의 주요부분에 대한 부호의 설명

61 : 데이터 지연부 62 : 데이터 에지 발생부

63 : 록 지연부 64 : 록 에지 발생부

65 : FDG부 66 : 타이밍 복구부

67 : 위상 쉬프터부 68 : 위상 검출부

69 : 필터부 70 : VCXO

본 발명에 따른 디지탈 패킷 데이터의 클럭 및 타이밍 복구장치의 특징은 FDG(First Data Generator)부가 데이터 에지 발생신호 및 록 에지 발생신호를 입력받아 맨 처음 데이터 에지를 검출하면 위상 쉬프터부는 기준클럭을 리셋하여 타이밍 복구부에 출력한다.

그러면 타이밍 복구부는 위상 쉬프트부에서 출력된 클럭을 입력 데이터의 중앙에 발생하여 입력 데이터의 타이밍을 복구함에 있다.

이하, 본 발명에 따른 디지탈 패킷 데이터의 클럭 및 타이밍 복구장치를 첨부된 도면을 참조하여 설명하면 다음과 같다.

도 6은 본 발명에 따른 클럭 및 타이밍 복구장치의 구성을 설명하기 위한 블록도로써, 입력된 데이터를 32㎒ 클럭을 이용하여 수 비트 지연시킨 후 출력하는 데이터 지연부(61)와, 데이터 지연부(61)에서 데이터 출력 에지(Edge)를 발생하는 데이터 에지 발생부(62)와, 록 검출신호을 입력받아 지연하는 록 지연부(63)와, 록 지연부(63)에서 록 검출신호 출력시 에지를 발생하는 록 에지 발생부(64)와, 데이터 에지 발생부(62)의 데이터 에지 발생신호 및 록 에지 발생부(64)의 록 에지 발생신호를 입력받아 맨 처음 데이터 에지를 검출하는 FDG(First Data Generator)부(65)와, FDG부(65)에서 출력되는 맨 처음 데이터 에지의 입력으로 리셋되어 32㎒ 클럭을 8분주한 클럭을 카운트하는 위상 쉬프트부(67)와, 입력 데이터와 위상 쉬프터부(67)에서 출력된 클럭의 위상을 검출하는 위상검출부(68)와, 위상검출부(68)에서 출력된 위상정보를 필터링하는 필터부(69)와, 필터부(69)에서 입력된 신호에 따라 클럭을 발생하여 위상 쉬프터부(67)로 출력하는 VCXO(70)와, 위상 쉬프트부(67)에서 출력된 클럭을 데이터 지연부(61)의 지연된 입력 데이터의 중앙에 발생하여 입력 데이터의 타이밍을 복구하는 타이밍 복구부(66)로 구성된다.

이와 같이 구성된 본 발명에 따른 디지탈 패킷 데이터의 클럭 및 타이밍 복구장치의 동작을 첨부된 도 7의 타이밍도를 참조하여 설명하면 먼저, 도 7c와 같은 데이터가 데이터 지연부(61)에 입력되고, 도 7b같은 록 검출신호가 록 지연부(63)가 입력된다.

데이터 지연부(61)에서 입력 데이터는 수 비트 지연되어 데이터 에지 발생부(62)에 출력되면 데이터 에지 발생부(62)는 도 7f와 같은 데이터 에지를 발생하여 FDG부(65)에 출력하고, 록 지연부(63)에서는 록 검출신호가 수 비트 지연되어 록 에지 발생부(64)에 출력되면 록 에지 발생부(64)는 도 7d와 같은 록 에지를 발생하여 FDG부(65)에 출력한다.

그러면 FDG부(65)는 록 에지신호와 데이터 에지신호를 이용하여 도 7d와 같은 맨 첫 번째 에지(FDE)를 검출해 내어 위상 쉬프터부(67)에 출력한다.

위상 쉬프터부(67)는 VCXO(70)에서 출력된 도 7a와 같은 32㎒의 클럭이 입력되고, 이 입력된 32㎒의 클럭을 8분주하여 카운트 한다.

위상 쉬프터부(67)는 맨 첫번째 데이터 에지(FDE)신호가 입력되면 카운트 하고 있던 클럭이 리셋되며, 이에 의하여 도 7h와 같은 W4M 신호를 타이밍 복구부(66)에 출력한다. 타이밍 복구부(66)는 이 클럭(W4M)에 맞추어 데이터 지연부(61)에서 출력되는 데이터(도 7g)를 출력한다.

즉, 도 7에서와 같이 t1 시간에서 위상 쉬프터부(67)가 리셋되어 W4M 신호의 타이밍이 바뀌어, 첫번째 데이터 에지(FDE)신호 펄스 이후에는 W4M의 라이징 타임에 데이터 지연부(61)에서 출력되는 데이터의 중간에 위치하게 된다.

t1 시간 이후에는 록킹이 되어 위상 쉬프트부(67)에서 출력되는 W4M 신호와 데이터 지연부(61)에서 출력된 데이터와의 위상관계를 유지시킨다.

따라서, 타이밍 복구부(66)는 입력 데이터의 지터를 제거하여 도 7i와 같은 최종 데이터를 출력한다.

본 발명에 따른 디지탈 패킷 데이터의 클럭 및 타이밍 복구장치는 초기에 클럭의 위상을 데이터에 맞추어 주어 첫 번째 데이터 비트부터 클럭을 복구할 수 있는 효과가 있다.

Claims (1)

1. 지연된 입력 데이터의 에지와 지연된 록 에지를 입력받아 맨 처음 데이터 에지를 검출하는 첫데이터 발생부와,

   분주된 기준 클럭이 상기 첫데이터 발생부에서 출력되는 맨 처음 데이터 에지의 입력으로 리셋되어 출력되는 위상 쉬프터부와,

   입력 데이터와 상기 위상 쉬프터부에서 출력된 신호의 위상차를 검출하여 필터링한 후 기준클럭을 출력하는 위상 록 루프와,

   상기 위상 쉬프터부에서 출력된 클럭을 지연된 입력 데이터의 중앙에 발생하여 입력 데이터의 지터를 제거하여 타이밍을 복구하는 타이밍 복구부로 구성됨을 특징으로 하는 디지탈 패킷 데이터의 클럭 및 타이밍 복구장치.

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