KR100439320B1 - 주파수 도약 대역 확산 수신기의 초기 동기회로 - Google Patents

주파수 도약 대역 확산 수신기의 초기 동기회로 Download PDF

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Abstract

본 발명은 주파수 도약 대역 확산 수신기의 초기 동기회로를 공개한다. 그 회로는 도약 패턴에 따른 주파수 신호를 발생하는 주파수 합성기, 수신되는 주파수 도약 신호와 주파수 합성기로부터 출력되는 주파수 신호를 혼합하는 혼합기, 혼합기의 출력신호를 입력하여 중간 주파수 대역 필터링을 하는 중간 주파수 대역 통과 필터, 중간 주파수 대역 통과 필터의 출력신호를 입력하여 제1주파수 대역의 신호를 검출하는 제1상관기, 중간 주파수 대역 통과 필터의 출력신호를 입력하여 제2주파수 대역의 신호를 검출하는 제2상관기, 제1 및 제2상관기들 각각의 출력신호를 제1기준신호와 비교하여 제1 및 제2비교신호들을 발생하는 제1비교기, 제1비교신호를 입력하여 펄스 신호를 발생하는 펄스신호 발생기, 펄스신호 발생기의 출력신호와 제2비교신호를 논리합하고 적분하는 논리합 및 적분기, 제2비교신호에 응답하여 논리합 및 적분기의 출력신호의 레벨을 전송하는 전압 레벨 전송회로, 전압 레벨 전송회로의 출력신호와 제2, 제3, 제4기준신호를 각각 비교하여 제1, 제2, 및 제3비교 출력신호를 발생하는 제2비교기, 제1, 제2, 및 제3비교 출력신호에 응답하여 선택적으로 하나의 비교 출력신호를 발생하는 선택회로, 선택회로로부터 출력되는 신호에 응답하여 도약 주기를 계수하는 계수기, 및 계수기의 출력신호에 응답하여 도약 패턴을 발생하는 도약 패턴 발생기로 구성되어 있다.

Description

주파수 도약 대역 확산 수신기의 초기 동기회로{Initial coherent circuit of frequency hopping spread spectrum receiver}
본 발명은 주파수 도약 대역 확산 수신기에 관한 것으로, 특히 주파수 도약 대역 확산 수신기의 초기 동기회로에 관한 것이다.
종래의 주파수 도약 대역 확산 수신기의 초기 동기회로의 초기 동기 방법에는 스텝드 시리얼(stepped serial) 방법, 정합 필터 방법, 및 2레벨 방법 등이 있다.
이 중 정합 필터 방법은 수신되는 주파수 도약 신호와 n개의 도약 주파수 신호사이의 상관값을 구한다. 따라서, 정합 필터 방식을 사용한 초기 동기회로는 주파수 도약 신호와 n개의 도약 주파수 신호사이의 상관값을 구하여 위하여 n개의 상관기들을 병렬로 연결하여 구성되어 있었기 때문에 그 구성이 복잡하다는 단점이 있다.
도1은 종래의 주파수 도약 대역 확산 수신기의 초기 동기회로의 블록도로서, 혼합기(10), 기저 대역 통과 필터(12), 및 포락선 검파기(14)로 구성된 n개의 상관기들(20-1 ~ 20-n), 지연회로들(22-1 ~ 22-n), 가산기(24), 및 비교기(26)로 구성되어 있다.
도1에서, 지연회로들(22-1 ~ 22-n) 각각은 주기(T)에서 주기(nT)까지의 서로 다른 지연시간을 가진다.
도1에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
혼합기(10)는 주파수 도약 신호(IN)와 주피수 신호들(f1, f2, ..., fn) 각각을 혼합한다. 기저 대역 통과 필터(12)는 혼합기(10)의 출력신호를 대역 통과 필터링한다. 포락선 검파기(14)는 기저 대역 통과 필터(12)의 출력신호의 포락선을 검파한다. 상관기들(20-1 ~ 20-n) 각각은 수신되는 주파수 도약 신호(IN)와 주파수 신호들(f1, f2, ..., fn) 각각의 상관값을 구한다. 지연회로들(22-1 ~ 22-n) 각각은 상관기들(20-1 ~ 20-n) 각각의 출력신호를 주기(T)에서 주기(nT)까지 지연한다. 가산기(24)는 배타 논리합 게이트(EXOR)로 구성되어 지연회로들(22-1 ~ 22-n)의 출력신호들을 가산한다. 비교기(26)는 가산기(24)의 출력신호와 기준전압(Vref)을 비교하여 동기여부를 판단하여 출력신호(OUT)를 발생한다.
그런데, 종래의 주파수 도약 대역 확산 수신기의 초기 동기회로가 많은 수의 상관기들을 병렬로 연결하여 구성되기 때문에 그 구성이 복잡하다는 단점이 있었다.
상술한 바와 같은 문제점을 해결하기 위한 종래의 주파수 도약 대역 확산 수신기의 초기 동기회로가 국내 특허 등록번호 제1997-006766호에 상세하게 공개되어 있다.
국내 특허 등록번호 제1997-006766호에 공개된 프리픽스 주파수 패턴을 가진 신호가 인가되면, 주파수 도약 대역 확산 수신기의 초기 동기회로를 사용하여 초기 동기를 수행하게 된다.
국내 특허 등록번호 제1997-006766호의 프리픽스 주파수 패턴에서 f1, f2, f3는 설정된 주파수를, fx는 임의 주파수를, fpn은 도약 주파수 패턴을 위한 도약 주파수를 각각 나타낸다. 그런데, 종래의 프리픽스 주파수 패턴은 3개의 서브 프리픽스 주파수 패턴중 제1서브 프리픽스 주파수 패턴이 2개의 임의 주파수 신호(fx)와 1개의 설정된 주파수 신호(f1)를 가지기 때문에 송신기로부터 전송되는 신호가 외부에 노출될 가능성이 커지게 된다는 문제점이 있다.
또한, 국내 특허 등록번호 제1997-006766호에 공개된 종래의 주파수 도약 대역 확산 수신기의 초기 동기회로의 제어부가 마이크로 프로세서와 같은 것으로 구성되어 소프트웨어적으로 프리픽스 주파수 패턴을 검출하여 3개의 서브 프리픽스 주파수 패턴중 최소한 하나라도 일치되면 초기 동기를 수행한다.
그런데, 국내 특허 등록번호 제1997-006766호에 공개된 종래의 주파수 도약 대역 확산 수신기의 초기 동기회로가 상술한 도1의 초기 동기회로에 비해서 하드웨어 구성을 줄일 수는 있지만, 소프트웨어적으로 초기 동기를 수행하였기 때문에 초기 동기를 수행하는 속도가 느리다는 문제가 있다.
본 발명의 목적은 회로 구성이 간단하며 빠른 초기 동기를 이룰 수 있는 주파수 도약 대역 확산 수신기의 초기 동기회로를 제공하는데 있다.
이와같은 목적을 달성하기 위한 본 발명의 주파수 도약 대역 확산 수신기의 초기 동기회로는 도약 패턴에 따른 주파수 신호를 발생하는 주파수 합성기, 수신되는 주파수 도약 신호와 주파수 합성기로부터 출력되는 주파수 신호를 혼합하는 혼합기, 상기 혼합기의 출력신호를 입력하여 중간 주파수 대역 필터링을 하는 중간 주파수 대역 통과 필터, 상기 중간 주파수 대역 통과 필터의 출력신호를 입력하여 제1주파수 대역의 신호를 검출하는 제1상관기, 상기 중간 주파수 대역 통과 필터의 출력신호를 입력하여 제2주파수 대역의 신호를 검출하는 제2상관기, 상기 제1 및 제2상관기들 각각의 출력신호를 제1기준신호와 비교하여 제1 및 제2비교신호들을 발생하는 제1비교수단, 상기 제1비교신호를 입력하여 펄스 신호를 발생하는 펄스신호 발생수단, 상기 펄스신호 발생수단의 출력신호와 상기 제2비교신호를 논리합하고 적분하는 논리합 및 적분수단, 상기 제2비교신호에 응답하여 상기 논리합 및 적분수단의 출력신호의 레벨을 전송하는 전압 레벨 전송수단, 상기 전압 레벨 전송수단의 출력신호와 제2, 제3, 제4기준신호를 각각 비교하여 제1, 제2, 및 제3비교 출력신호를 발생하는 제2비교수단, 상기 제1, 제2, 및 제3비교 출력신호에 응답하여 선택적으로 하나의 비교 출력신호를 발생하는 선택수단, 상기 선택수단으로부터 출력되는 신호들 각각에 응답하여 도약 주기를 계수하는 계수수단, 및 상기 계수수단의 출력신호에 응답하여 상기 도약 패턴을 발생하는 도약 패턴 발생수단을 구비하는 것을 특징으로 한다.
그리고, 상기 수신되는 주파수 도약 신호의 초기 동기를 위하여 송신기로부터 전송되는 프리픽스 주파수 패턴이 3개의 서브 프리픽스 주파수 패턴으로 이루어지고, 상기 3개의 서브 프리픽스 주파수 패턴들중 제1서브 프리픽스 주파수 패턴이 상기 제1주파수, 상기 제2주파수, 및 임의 주파수 신호로 이루어지고, 제2서브 프리픽스 주파수 패턴이 상기 제1주파수, 임의 주파수, 및 상기 제2주파수 신호로 이루어지고, 제3서브 프리픽스 주파수 패턴이 임의 주파수, 상기 제2주파수, 및 상기 제1주파수 신호로 이루어지는 것을 특징으로 한다.
도1은 종래의 주파수 도약 대역 확산 수신기의 초기 동기회로의 블록도이다.
도2는 본 발명의 주파수 도약 대역 확산 수신기의 초기 동기회로의 실시예의 블록도이다.
도3은 도2에 나타낸 제어부의 실시예의 구성을 나타내는 블록도이다.
도4는 본 발명의 주파수 도약 대역 확산 수신기의 초기 동기를 위한 프리픽스 주파수 패턴을 나타내는 것이다.
도5는 도3에 나타낸 제어부의 동작을 설명하기 위한 동작 타이밍도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 주파수 도약 대역 확산 수신기의 초기 동기회로를 설명하면 다음과 같다.
도2는 본 발명의 주파수 도약 대역 확산 수신기의 초기 동기회로의 실시예의 블록도로서, 혼합기(30), 중간 주파수 대역 통과 필터(32), 상관기들(40-1, 40-2), 비교기들(42-1, 42-2), 주파수 합성기(44), 도약 패턴 발생기(46), 및 제어부(48)로 구성되어 있다.
도2에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
혼합기(30)는 수신되는 주파수 도약신호(IN)와 주파수 합성기(44)로부터 출력되는 주파수 신호를 곱한다. 중간 주파수 대역 통과 필터(32)는 혼합기(30)의 출력신호를 대역 통과 필터링한다. 상관기(40-1)는 중간 주파수 대역 통과 필터(32)의 출력신호를 입력하여 제1주파수(f1) 대역의 신호를 검출한다. 상관기(40-2)는 중간 주파수 대역 통과 필터(32)의 출력신호를 입력하여 제2주파수(f2) 대역의 신호를 검출한다. 비교기(42-1)는 제1상관기(40-1)의 출력신호와 기준전압(Vref)을 비교하여 제1비교신호(COM1)를 발생한다. 비교기(42-2)는 제2상관기(40-2)의 출력신호와 기준전압(Vref)을 비교하여 제2비교신호(COM2)를 발생한다. 제어부(48)는 제1 및 제2비교신호들(COM1, COM2)을 입력하여 제1 및 제2주파수(f1, f2)의 도약 주기를 분석하여, 소정 주기의 도약 주기를 가지면 서브 프리픽스 주파수 패턴에 따라 도약 주기를 설정한다. 도약 패턴 발생기(46)는 제어부(48)로부터 인가되는 도약 주기에 응답하여 도약 패턴을 발생한다. 주파수 합성기(44)는 도약 패턴 발생기(46)로부터 인가되는 도약 패턴에 따른 주파수를 발생한다.
도3은 도2에 나타낸 제어부의 실시예의 구성을 나타내는 블록도로서, 멀티바이브레이터(50), 논리합 회로(52), 적분기(54), 전압 레벨 전송 회로(56), 비교기들(58-1, 58-2, 58-3), 멀티플렉서(60), 및 카운터들(62-1, 62-2, 62-3)로 구성되어 있다.
도3에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
멀티바이브레이터(50)는 제1비교신호(COM1)를 입력하여 구형파 펄스(A)를 발생한다. 논리합 회로(52)는 멀티바이브레이터(50)의 출력신호(A)와제2비교신호(COM2)를 논리합한다. 적분기(54)는 논리합 회로(52)의 출력신호를 적분하여 신호(C)를 발생한다. 전압 레벨 전송 회로(56)은 제2비교신호(COM2)에 응답하여 적분기(54)의 출력신호(C)를 전압 레벨을 전송하여 신호(D)를 발생한다. 비교기(58-1)는 전압 레벨 전송 회로(56)의 출력신호가 문턱전압(V1)보다 크면 제1비교 출력신호를 발생한다. 비교기(58-2)는 전압 레벨 전송 회로(56)의 출력신호가 문턱전압(V2)보다 크면 제2비교 출력신호를 발생한다. 비교기(58-3)는 전압 레벨 전송 회로(56)의 출력신호가 문턱전압(V3)보다 크면 제3비교 출력신호를 발생한다. 멀티플렉서(60)는 비교기들(58-1, 58-2, 58-3)로부터 출력되는 제1, 2, 및 제3비교 출력신호들을 입력하여 제1, 2, 및 제3비교 출력신호들중의 하나의 비교 출력신호를 선택하여 출력한다. 9도약 카운터(62-1)는 멀티플렉서(60)로부터 출력되는 제1비교 출력신호에 응답하여 9도약 주기를 계수한다. 6도약 카운터(62-2)는 멀티플렉서(60)로부터 출력되는 제2비교 출력신호에 응답하여 6도약 주기를 계수한다. 3도약 카운터(62-3)는 멀티플렉서(60)로부터 출력되는 제3비교 출력신호에 응답하여 3도약 주기를 계수한다.
본 발명의 주파수 도약 대역 확산 수신기의 초기 동기 회로의 제어부가 도3에 나타낸 바와 같이 하드웨어로 구성됨으로써 동작 속도가 빨라지게 된다.
도4는 본 발명의 주파수 도약 대역 확산 수신기의 초기 동기를 위한 프리픽스 주파수 패턴을 나타내는 것으로, 도4에서, f1, f2, f3는 설정된 주파수를, fx는 임의의 주파수를, fpn은 도약 주파수 패턴을 위한 도약 주파수를 각각 나타낸다.
제1서브 프리픽스 주파수 패턴은 주파수 f1, f2, fx로 설정되고, 제2서브 프리픽스 주파수 패턴은 주파수 f2, fx, f1로 설정되고, 제3서브 프리릭스 패턴은 주파수 fx, f2, f1로 설정된다. 클럭 복구 비트 주파수 패턴은 f3, f3로 설정된다.
도2에서, 상관기(40-1)에 의해서 주파수(f1)와의 상관값이 발생되고, 상관기(40-2)에 의해서 주파수(f2)와의 상관값이 발생되면, 즉, 제1서브 프리픽스 주파수 패턴이 검출되면, 제1 및 제2비교신호들(COM1, COM2)이 순차적으로 발생된다. 그러면, 도3에 나타낸 회로의 동작에 의해서 9도약 카운터(62-1)의 출력신호가 발생된다.
그리고, 상관기(40-1)에 의해서 주파수(f1)와의 상관값이 발생되고, 1주기 후에 주파수(f2)과의 상관값이 발생되면, 즉, 제2서브 프리픽스 주파수 패턴이 검출되면, 제1 및 제2비교신호들(COM1, COM2)이 1주기의 간격을 가지고 순차적으로 발생된다. 그러면, 도3에 나타낸 회로의 동작에 의해서 6도약 카운터(62-2)의 출력신호가 발생된다.
마지막으로, 상관기(40-2)에 의해서 주파수(f2)와의 상관값이 발생되고, 상관기(40-1)에 의해서 주파수(f1)와의 상관값이 발생되면, 즉, 제3서브 프리픽스 주파수 패턴이 검출되면, 제2 및 제1비교신호들(COM2, COM1)이 순차적으로 발생된다. 그러면, 도3에 나타낸 회로의 동작에 의해서 3도약 카운터(62-3)의 출력신호가 발생된다.
본 발명의 주파수 도약 대역 확산 수신기의 초기 동기회로는 도4에 나타낸 바와 같은 프리픽스 주파수 패턴이 송신기로부터 전송되기 때문에 전송되는 신호가 외부에 노출될 가능성이 줄어들게 된다. 즉, 종래의 주파수 도약 대역 확산 수신기의 초기 동기회로는 송신기로부터 전송되는 프리픽스 주파수 패턴중 제1서브 프리픽스 주파수 패턴이 2개의 임의 주파수를 가지고 구성되기 때문에 전송되는 신호가 외부에 노출될 가능성이 컸으나, 본 발명에서는 제1서브 프리픽스 주파수 패턴이 2개의 설정된 주파수와 하나의 임의 주파수를 가지고 구성되기 때문에 전송되는 신호가 외부에 노출될 가능성이 줄어들게 된다.
도5는 도3에 나타낸 제어부의 동작을 설명하기 위한 동작 타이밍도로서, 도5를 이용하여 도3에 나타낸 제어부의 동작을 설명하면 다음과 같다.
만일 첫 번째 도약 주기에서 제1비교신호(COM1)가 발생되고, 두 번째 도약 주기에서 제2비교신호(COM2)가 발생되는 경우, 즉, 제1서브 프리픽스 주파수 패턴이 검출되는 경우를 예로 들어 설명하면 다음과 같다.
기간(T1)에서, 멀티바이브레이터(50)는 제1비교신호(COM1)를 입력하여 구형파 펄스신호(A)를 발생한다. 논리합 회로(52)는 신호(A)와 제2비교신호(COM2)를 논리합하여 신호(B)를 발생한다. 적분기(54)는 신호(B)를 적분하여 신호(C)를 발생한다. 전압 레벨 전송 회로(56)은 제2비교신호(COM2)의 하강 엣지에서 적분기(54)의 출력신호(C)를 출력신호(D)로 발생한다. 비교기들(58-1, 58-3)은 신호(D)의 전압이 기준전압(V1)보다 크므로 "하이"레벨의 신호를 발생한다. 멀티플렉서(60)는 "하이"레벨의 비교기들(58-1, 58-3)의 출력신호들에 응답하여 제1비교기(58-1)로부터 출력되는 비교 출력신호를 발생한다. 9도약 카운터(62-1)는 멀티플렉서(60)로부터 출력되는 비교 출력신호에 응답하여 9도약 주기를 계수한다.
만일 첫 번째 도약 주기에서 제1비교신호(COM1)가 발생되고, 세 번째 도약주기에서 제2비교신호(COM2)가 발생되는 경우, 즉, 제2서브 프리픽스 주파수 패턴이 검출되는 경우를 예로 들어 설명하면 다음과 같다.
기간(T2)에서, 멀티바이브레이터(50)는 제1비교신호(COM1)를 입력하여 구형파 펄스신호(A)를 발생한다. 논리합 회로(52)는 신호(A)와 제2비교신호(COM2)를 논리합하여 신호(B)를 발생한다. 적분기(54)는 신호(B)를 적분하여 신호(C)를 발생한다. 전압 레벨 전송 회로(56)은 제2비교신호(COM2)의 하강 엣지에서 적분기(54)의 출력신호(C)를 출력신호(D)로 발생한다. 비교기(58-2)는 신호(D)의 전압이 기준전압(V2)보다 크면 "하이"레벨의 신호를 발생한다. 멀티플렉서(60)는 "하이"레벨의 비교기(58-2)의 출력신호에 응답하여 "하이"레벨의 비교기(58-2)의 출력신호를 선택하여 출력한다. 6도약 카운터(62-1)는 멀티플렉서(60)로부터 출력되는 비교 출력신호에 응답하여 6도약 주기를 계수한다.
마지막으로, 만일 두 번째 도약 주기에서 제2비교신호(COM2)가 발생되고, 세 번째 도약 주기에서 제1비교신호(COM1)가 발생되는 경우, 즉, 제3서브 프리픽스 주파수 패턴이 검출되는 경우를 예로 들어 설명하면 다음과 같다.
기간(T3)에서, 멀티바이브레이터(50)는 제1비교신호(COM1)를 입력하여 구형파 펄스신호(A)를 발생한다. 논리합 회로(52)는 신호(A)와 제2비교신호(COM2)를 논리합하여 신호(B)를 발생한다. 적분기(54)는 신호(B)를 적분하여 신호(C)를 발생한다. 전압 레벨 전송 회로(56)은 제2비교신호(COM2)의 하강 엣지에서 적분기(54)의 출력신호(C)를 출력신호(D)로 발생한다. 비교기들(58-1, 58-2, 58-3)은 신호(D)의 전압이 기준전압(V3)보다 크므로 모두 "하이"레벨의 신호를 발생한다.멀티플렉서(60)는 "하이"레벨의 비교기들(58-1, 58-2, 58-3)의 출력신호들에 응답하여 비교기(58-3)로부터 출력되는 비교 출력신호를 발생한다. 3도약 카운터(62-1)는 멀티플렉서(60)로부터 출력되는 비교 출력신호에 응답하여 3도약 주기를 계수한다.
도5의 타이밍도에서는 연속적으로 제1서브 프리픽스 주파수 패턴, 제2서브 프리픽스 주파수 패턴, 및 제3서브 프리픽스 주파수 패턴이 연속적으로 검출되는 것을 나타내었으나. 3개의 서브 프리픽스 주파수 패턴중 하나의 서브 프리픽스 주파수 패턴이 일치하면 초기 동기가 가능하다. 즉, 만일 제1서브 프리픽스 주파수 패턴이 검출되면 9도약 주기를 계수한 후에 코드 시작 신호를 추출하면 되고, 만일 제1서브 프리픽스 주파수 패턴이 검출되지 못한 경우라도 제2서브 프리픽스 주파수 패턴이 검출되면 6도약 주기를 계수한 후에 코드 시작 신호를 추출하면 된다. 그리고, 만일 제1, 및 제2서브 프리픽스 주파수 패턴이 검출되지 못한 경우라도 제3서브 프리픽스 주파수 패턴이 검출되면 3도약 주기를 계수한 후에 코드 시작 신호를 추출하면 된다.
본 발명의 주파수 도약 대역 확산 수신기의 초기 동기회로는 2개의 상관기만을 사용하므로 하드웨어 구성을 줄일 수 있으며, 또한, 제어부를 하드웨어적으로 구성함으로써 빠른 초기 동기를 수행할 수 있다.
그리고, 본 발명은 초기 동기를 위하여 송신기로부터 전송되는 주파수 패턴이 외부에 쉽게 노출되지 않게 된다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 주파수 도약 대역 확산 수신기의 초기 동기회로는 회로 구성이 간단하게 되고, 하드웨어적으로 초기 동기를 수행함으로써 빠른 초기 동기가 가능하다.

Claims (2)

  1. 도약 패턴에 따른 주파수 신호를 발생하는 주파수 합성기;
    수신되는 주파수 도약 신호와 주파수 합성기로부터 출력되는 주파수 신호를 혼합하는 혼합기;
    상기 혼합기의 출력신호를 입력하여 중간 주파수 대역 필터링을 하는 중간 주파수 대역 통과 필터;
    상기 중간 주파수 대역 통과 필터의 출력신호를 입력하여 제1주파수 대역의 신호를 검출하는 제1상관기;
    상기 중간 주파수 대역 통과 필터의 출력신호를 입력하여 제2주파수 대역의 신호를 검출하는 제2상관기;
    상기 제1 및 제2상관기들 각각의 출력신호를 제1기준신호와 비교하여 제1 및 제2비교신호들을 발생하는 제1비교수단;
    상기 제1비교신호를 입력하여 펄스 신호를 발생하는 펄스신호 발생수단;
    상기 펄스신호 발생수단의 출력신호와 상기 제2비교신호를 논리합하고 적분하는 논리합 및 적분수단;
    상기 제2비교신호에 응답하여 상기 논리합 및 적분수단의 출력신호의 레벨을전송하는 전압 레벨 전송수단;
    상기 전압 레벨 전송수단의 출력신호와 제2, 제3, 제4기준신호를 각각 비교하여 제1, 제2, 및 제3비교 출력신호를 발생하는 제2비교수단;
    상기 제1, 제2, 및 제3비교 출력신호에 응답하여 선택적으로 하나의 비교 출력신호를 발생하는 선택수단;
    상기 선택수단으로부터 출력되는 신호들 각각에 응답하여 도약 주기를 계수하는 계수수단; 및
    상기 계수수단의 출력신호에 응답하여 상기 도약 패턴을 발생하는 도약 패턴 발생수단을 구비하는 것을 특징으로 하는 주파수 도약 대역 확산 수신기의 초기 동기회로.
  2. 제1항에 있어서, 상기 수신되는 주파수 도약 신호의 초기 동기를 위하여 송신기로부터 전송되는 프리픽스 주파수 패턴이
    3개의 서브 프리픽스 주파수 패턴으로 이루어지고,
    상기 3개의 서브 프리픽스 주파수 패턴들중 제1서브 프리픽스 주파수 패턴이 상기 제1주파수, 상기 제2주파수, 및 임의 주파수 신호로 이루어지고, 제2서브 프리픽스 주파수 패턴이 상기 제1주파수, 임의 주파수, 및 상기 제2주파수 신호로 이루어지고, 제3서브 프리픽스 주파수 패턴이 임의 주파수, 상기 제2주파수, 및 상기 제1주파수 신호로 이루어지는 것을 특징으로 하는 주파수 도약 대역 확산 수신기의 초기 동기회로.
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